Introduction à la Conception des Composants HDL

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Questions and Answers

Quelle est la méthode de description des architectures microélectroniques évoquée dans le contenu ?

Circuit à base de surface

Langage de programmation classique

Description fonctionnelle

Quelles étapes sont impliquées dans la conception d'un système à partir d'une description en HDL ?

Conception, Test, Optimisation

Analyse financière, Développement logiciel, Maintenance

Etude de marché, Design graphique, Fabrication

Synthèse, Placement et routage, Programmation de la carte (correct)

Quel est l'objectif principal de la synthèse dans le flot de conception d'un système ?

Analyser les performances du système

Déterminer le coût de production du circuit

Créer une documentation complète du circuit

Traduire l'entrée en un circuit optimisé pour le FPGA cible (correct)

Dans la conception RTL, qu'est-ce qui est principalement décrit ?

Le comportement en termes de transferts de données entre registres Signup and view all the answers

Quelle phase du processus de conception prend particulièrement du temps pour les systèmes de grande taille ?

Placement et routage Signup and view all the answers

Quel type de signal représente un vecteur de bits?

std_logic_vector Signup and view all the answers

Quel est le poids faible du vecteur BUS?

BUS(0) Signup and view all the answers

Comment commence un commentaire dans le langage HDL?

-- Signup and view all the answers

Quel est le format correct pour déclarer un signal avec un type spécifique?

signal signal_name : signal_type; Signup and view all the answers

Quelle est la fonction des constantes dans le langage HDL?

Elles définissent des valeurs qui ne changent pas. Signup and view all the answers

Quelle recommandation est faite pour améliorer la lisibilité du code?

Faire des indentations dans le code. Signup and view all the answers

Où sont déclarés les signaux et les constantes dans une architecture?

Avant le begin. Signup and view all the answers

Quelle est la première partie d'une description VHDL ?

L'entité Signup and view all the answers

Quel est le rôle des bibliothèques en VHDL ?

Elles fournissent des définitions de types de signaux Signup and view all the answers

Quelle instruction est utilisée pour déclarer un signal dans VHDL ?

nom_signal : sens type; Signup and view all the answers

Quel est le sens approprié pour un signal de sortie en VHDL ?

out Signup and view all the answers

Quel type de signal ne doit pas être utilisé selon les recommandations en VHDL ?

buffer Signup and view all the answers

Quelle bibliothèque est normalisée par l’IEEE pour VHDL ?

IEEE 1164 Signup and view all the answers

Quelle est une caractéristique de l'architecture dans une description VHDL ?

Elle peut avoir plusieurs définitions pour la même entité Signup and view all the answers

Quel est le format correct d'une déclaration de signal en VHDL ?

nom_signal : sens type; Signup and view all the answers

Study Notes

Introduction à la Conception de Composants et au Langage HDL

La présentation aborde la conception de composants programmables et le langage HDL (Hardware Description Language) VHDL.
Le sujet porte sur les bases de la programmation en VHDL.

Flot de conception d'un système

Le processus de conception d'un système à partir d'une description HDL suit ces étapes:
- La description en langage VHDL.
- La description RTL (Register-Transfer-Level).
- La synthèse du circuit.
- Le placement et le routage des composants du circuit sur la puce FPGA.
- Le chargement du circuit sur la puce FPGA.
- La programmation de la carte.

Description RTL

RTL (Register-Transfer-Level) est une méthode de description des architectures microélectroniques.
Le comportement d'un circuit est décrit en termes d'échanges de signaux entre registres et opérations logiques sur ces signaux.
Utilisée dans les langages de description matérielle (HDL) comme Verilog et VHDL pour créer des représentations de haut niveau d'un circuit à partir duquel le câblage réel peut être déduit.

Structure d'une description VHDL

Une description VHDL se compose de deux parties principales:
- L'entité: décrit l'interface externe du module (entrées et sorties).
- L'architecture: décrit la structure interne du module et/ou son comportement. Il peut y avoir plusieurs architectures pour une même entité.

Déclaration des bibliothèques

Les bibliothèques, telles que celle de l'IEEE (Institut of Electrical and Electronics Engineers) normalisée sous IEEE 1164, contiennent les définitions des types de signaux, les fonctions et les sous-programmes pour réaliser des opérations arithmétiques et logiques.

Structure d'une entité

L'entité spécifie l'interface du module, incluant les entrées (in), les sorties (out), et les entrées-sorties (inout).
Un point-virgule n'est pas requis à la fin de la dernière déclaration d'entrée/sortie.

L'instruction Port

L'instruction port définit les ports d'entrée, de sortie et d'entrée-sortie du composant.
in, out, inout, buffer sont les types de sens d'un port (entrée, sortie, entrée/sortie, tampon).
std_logic/std_logic_vector sont les types des signaux et peuvent être des nombres de bits.

Les commentaires

Les commentaires dans les descriptions VHDL commencent par deux tirets (--).
Les commentaires multi-lignes ne sont pas requis dans le modèle 1993, mais il y a des solutions dans le modèle 2008.

L'entête/Fin d'une architecture

L'architecture d'un module VHDL contient des déclarations de signaux et de constantes, et des instructions pour la description fonctionnelle et pour la synthèse.
Le nom de l'architecture est une spécification standard VHDL.

L'indentation

L'indentation dans le code source VHDL améliore la lisibilité et maintient la structure.

Les signaux

Les signaux correspondent aux fils internes de l'architecture.
Les types (std_logic, std_logic_vector) décrivent les signaux et leurs portées de bits.

L'initialisation

Un signal peut être initialisé dans sa déclaration en utilisant l'opérateur :=.
L'initialisation interne des signaux se fait à l'intérieur de structures dérivées (process, boucle etc.).

Les constantes

Des constantes peuvent être utilisées pour définir des valeurs fixes.
Les constantes sont déclarées avant le bloc begin et leur type doit être spécifié.

L'emplacement des signaux et des constantes

Les signaux et les constantes sont déclarés dans l'architecture avant le bloc begin.

Le corps d'une architecture

VHDL propose quatre styles de description de corps d'architecture:
- Dataflow
- Structurel
- Comportemental
- Mix des trois
Chaque style est caractérisé par un type d'affectation des opérateurs (concurrente dans le cas d'un style Dataflow ou bien séquentielle).

Les instructions concurrentes

Les instructions concurrentes décrivent des opérations qui se déroulent simultanément.
L'ordre des descriptions d'affectations dans une architecture combinatoire est sans importance.

### Les opérateurs de base

VHDL utilise des opérateurs logiques (NOT, AND, OR, NAND, NOR, XOR) et relationnels (=, /=, <, >, <=, >=).

L'optimisation de la partie combinatoire

Le synthétiseur VHDL optimise le code pour améliorer les performances.
L'opérateur <= est remplacé par des circuits logiques en sortie de synthèse.

Les instructions concurrentes - l'affectation conditionnelle

L'instruction conditionnelle permet de modifier un signal en fonction d'une condition logique.

Les instructions concurrentes - l'affectation sélective

L'affectation sélective permet un remplacement des conditions en utilisant un signal de sélection.
La notation when others permet de fournir une valeur par défaut.

Les instructions concurrentes - les affectations conditionnelle et sélective

Les affectations conditionnelles et sélectives sont traitées similairement.
Elles sont traduites en structure matérielle et en circuits logiques.

Exercice 1

Développer un multiplexeur 2 vers 1 en utilisant trois différentes méthodes VHDL (table de vérité, affectation conditionnelle, et sélective).

Solution de l'Exercice 1

Solution complète pour un multiplexeur 2 vers 1 utilisant les trois méthodes indiquées.

Exercice 2

Définir un multiplexeur 4 vers 1 avec l'aide de l'affectation conditionnelle et l'affectation sélective.

Les Processus

Les processus regroupent des instructions séquentielles qui doivent s'exécuter dans un ordre particulier.
Ils sont définis entre process(liste_de_sensibilité) et end process.
Ils peuvent être utilisés pour décrire des unités de traitement synchrones et combinatoires.

Les instructions séquentielles - L'instruction if

L'instruction if permet de gérer une structure conditionnelle dans un processus.

Les instructions séquentielles - L'instruction case

L'instruction case permet une méthode alternative de traiter des structures conditionnelles dans un processus.

Les instructions séquentielles - L'affectation par défaut

On applique l'instruction else pour compléter l'instruction if, afin d'attribuer une valeur par défaut à la sortie d'un processus.

Les instructions séquentielles - les processus synchrones

Les processus synchrones sont sensibles au front d'horloge.

L'instruction wait

L'instruction Wait est mise en œuvre pour la simulation.

Le Testbench

Le Testbench est une entité VHDL qui instancie le module à simuler (UUT) et contient des processus qui simulent les stimuli et processus de vérification.

Utilisation des délais dans la simulation

Une première méthode pour gérer les délais est d'utiliser l'instruction wait for.
Une seconde méthode en utilisant l'instruction after.

Processus en boucle infinie dans un testbench

Lorsqu'on utilise des boucles dans un process qui n'a pas de signal de sensibilité, l'instruction wait permet de terminer le process, sans cela, la simulation tourne indéfiniment.

Exercice

Modifier le code VHDL pour que les signaux réagissent aux changements des signaux d'entrée, selon la condition spécifiée, suivant la consigne du chapitre.

Les instructions séquentielles - les boucles for

Cette instruction permet l'implémentation et la description de boucles qui ont un nombre déterminé d'itérations.

Les instructions séquentielles - les boucles while

Cette instruction permet une description de boucles qui n'ont pas un nombre pré-déterminé d'itérations.

Les instructions séquentielles - les variables

Les instructions variable sont déclarées dans le corps d'un processus et elles sont mises à jour dans le corps du processus.
Elles n'existent que durant l'exécution du processus.

Les ressources sur le VHDL

Liste des ressources disponibles sur internet pour la documentation sur le langage VHDL, pour le téléchargement de composants open-source, et/ou pour la simulation.

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Description

Ce quiz couvre les bases de la conception de composants programmables et l'utilisation du langage HDL, en particulier VHDL. Les participants apprendront le flot de conception d'un système, y compris la description RTL et la synthèse du circuit. Testez vos connaissances sur l'architecture microélectronique et son implémentation sur FPGA.