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@hellcito Subsistema Central : CPU ( UC + ALU) + M. Principal + Buses Máquina de Diferencias → Charles Babagge La Unidad de Control (Interpreta Instrucciones) : 1ª computadora digital electrónica → J. Presper Eckert y John Mauchly Sist Internav (decimal) ISO/IEC 80000-13 (binario) Cableada (Puertas Lógicas) / Microprogramada (Puertas Logicas + Memoria (MicroInstruccio) 1ª Generación (1946-1956) : Arquitectura Von Neumann.Codigo máquina absoluto 1s y 0s. Valvulas vacio y tableros enchufables. Leer e interpretar las instrucciones, pasarlos a la ALU,genera señales No habian lenguajes simbólicos. Destacan : ENIAC o el EDVAC , Otros : LEO IBM : 701 Y 650 Simbolo SI Simbolo ISO/IEC Registro contador de programa PC, almacena la direcc de la siguiente instrucción a ejecutar 2ª Generación (1956-1964) : Transistores (Bardeen, Brattain, Shockley) y sist. de lotes. Primeros perifericos. Aparece IBM 7090 kilobyte (kB) 10^3 kibibyte (KiB) 2^10 B= 1024 B El registro de instrucciones IR, que guarda la instrucción en curso Se crean compiladores, ensambladores y bibliotecas de funciones de E/S enlazables. Cobol, Algol, FORTRAN El registro de estado que mantiene información sobre la actuación de la ALU Parte mas importante de SO de lotes (batch) = MONITOR megabyte (MB) 10^6 1 mebibyte (MiB) 2^20 = 1048 KB El registro de direcciones que guarda la dirección del dato a tratar en memoria. 3ª Generación (1964-1971) : Los C.Integrados. sustituyen a los Transistores. Multiprogramacion. IBM System/360-370 megasix Decodificador. Se encarga de extraer el código de operación de la instrucción en curso permite las señales necesarias al resto Compartir recursos por varios procesos/usuarios y varios programas en memoria, se alterna ejecución gigabyte (GB) 10^9 gibibyte (GiB) 2^30 = 1024 MB de elementos para su ejecución a través del secuenciador. SSI o Small Scale Integration y MSI y Lenguajes de alto nivel (C, Pascal, Basic..) Reloj. Proporciona una sucesión de impulsos eléctricos o ciclos a intervalos 4ª Generación (1971-1981) : Aparece el microprocesador/Ordenador personal. LSI o (Large Scale Integration) 10mil terabyte (TB) 10^12 tebibyte (TiB) 2^40 = 2^10 GB Secuenciador. En este dispositivo se generan órdenes muy elementales (microórdenes) Variante de tiempo compartido S.O.distribuidos y en red. GUI = 60's Doug Engelbart de Stanford Steve Jobs ( Apple ) Registro de Pila (o puntero de pila) Contiene la dirección de la pila. Puntero de pila SP = Se utiliza cuando se cumple la Commodore 64 y 128, ZX Spectrum o Amstrad CPC. Intel condicion de salto a subrutina petabyte (PB) 10^15 pebibyte (PiB) 2^50 = 2^10 TB 5ª Generación (1982 - 1992) : VLSI (Very Large Scale Integration) 100mil. Ley de Moore (cada 2 años x2 nº de transistores) “pentagrama” Registros de Estado (Flags) Destaca I.A. computacion paralela y distribuida CF (Carry Flag o acarreo, bit 0): si vale 1, indica que hubo “arrastre” 6ª Generación (1992 – Actualidad) : ULSI (Ultra Large) y GLSI (Giga Large) : Mas redes, nanotecnología… exabyte (EB) 10^18 exbibyte (EiB) 2^60 = 2^10 PB PF (Parity Flag o par, bit 2): si vale uno, el resultado tiene paridad par AF (Auxiliary carry Flag, bit 4): 1, indica que hubo “arrastre” o “préstamo” zettabyte (ZB) 10^21 zebibyte (ZiB) 2^70 = 2^10 EB En lÓgica 1 es Verdadero : S1 ZF (Zero Flag o signo cero, bit 6): si este indicador vale 1, el resultado 0 SF (Sign Flag o sin, bit 7): refleja el bit más significativo del resultado En lógica 0 es Falso : N0 1 Nibble = 4Bits, 1cuarteto, se utiliza hexadecimal (0 a F, 16 valores, 2^4). yottabyte (YB) 10^24 yobibyte (YiB) 2^80 = 2^10 ZB TF (Trap Flag, bit 8): 1, el procesador está en modo paso a paso 1 Byte/Octeto = 8bits = 2 Nibble IF (Interrupt Flag interrupción, bit 9): si vale 1, la CPU interrupción externas enmascarables (Se pueden dejar de atender) 1 Byte es un Carácter P - Palabra o Word: 16 bits. PA brontobyte 10^27 brontobibyte 2^90 DF (Direction Flag, bit 10): 1, las instrucciones con cadenas sufrirán “auto-decremento A B A OR B A AND B A X0R B Doble palabra o Double-Word: 32 bits. “PAPA” 4 Bytes-LETRAS OF (Overflow flag o desbordamiento, bit 11): si vale 1, hubo un desborde suma logica Produto logico X=Palito palito Cuádruple palabra o Quad-Word: 64 bits. “8 Bytes” Geopbyte 10^30 Geopbibyte 2^100 ALU: Los registros que se pueden encontrar son registros de entrada, que contendrán los operandos, el registro que 0 0 0 0manda 0 8 bits es equivalente a 1 byte, 1 byte es equivalente a un caracter (letra, número...). "alumno" tiene 6 letras (caracteres), entonces son 6 bytes, y 48 bits (6 x 8). contendrá el resultado, en general denominado acumulador, el registro de operación, que indica que tipo de operación se Saganbyte 10^33 Saganbibyte 2^110 realiza y el registro de estado, que indica estados especiales como bits de acarreo, divisiones entre cero o desbordamientos 0 1 1manda 0 1 / Palabra Según el Bus : 32 Bits = 2^32 = 4 Bytes Operaciones : Desplazamiento, lógicas y aritméticas 1 GB = 1024 Megas // 1GB + 1 MG = 1025 MG 1 0 1 0 1 \ 1 GB = 1000 MG + 1 GiB = 2024 MG Jotabyte 10^36 Jotabibyte 2^120 Otras : Unidad de Coma Flotante (FPU) y Bus de Control Prefetch -> Fetch (lee microinstrucciones)-> decodificaci -> Ejecución -> Escritura (results en mem principal o registros) 1 1 1 1 0 Pijabyte Petabyte - 10^15 suben o bajan de 3 en 3 por que son de base 10 TSL (Test and set lock) : utilizada en programación concurrente que realiza dos acciones (leer el contenido de una palabra de Pebibyte - 2^50 suben o bajan de 10 en 10 por que son de base 2 Las dos se parecen a penta-gono que son 5 lados.. la memoria en un registro y almacenar un valor distinto de 0 en dicha palabra de memoria) sin ningún tipo de interrupción por Alphabyte parte de otro proceso, garantizando que la operación de lectura y escritura es indivisible. Petabyte - Exabyte - Zettabyte - Yottabyte - Brontobyte - Geopbyte - Saganbyte – Jotabyte Arquitectura von Neumann: Mismo BUS instrucciones y datos. Fumo un peta, Exalo, tiro la Zeniza Y veo Huesos de Brontobyte Geoliticos de un San Jose Pijo Analphabeto kilo, mega6, giga, tera, etc. en base 10 y el exponente aumenta de 3 en 3. Arquitectura Harvard: cuentan con conjunto de direcciones y buses separados para instrucciones y datos. Pues el zumo yo bebo ganando sus jugos Kib1,meb1, gibi, teb1, etc. en base 2 y el exponente aumenta de 10 en 10. Representación de Caracteres Memoria ROM BCD ("Binary-Coded Decimal") (4 bits)/ Alphanumeric BCD / BCD Interchange Code, or BCDIC, representa Nºs, Mayúsc y carac control en 6b ATX : ROM: De sólo lectura,No necesita alimentación,(BIOS : Firmware). NO VOLATIL EBCDIC (Extended Binary Coded Decimal Interchange Code).Grandes máquinas IBM. 8 bits, 4 de zona y los 4 de posición. 256 Simbolos v1 : 20 + 4 PROM (Programable ROM) : Una única grabación del chip. No borrable Floating Gate Avalanche-Injection Metal Oxide Semiconductor ASCII 7 últimos Bits (American Standard Code for Information Interchange 1967) ultima actualización ANSI X3.4-1986. (soporte al alfabeto inglés) v2 : 24 pines (+-12, +5, 3,3n y tierra) EPROM (Erasable Programable ROM) : Permite borrar el contenido por rayos ultravioleta. celdas de FAMOS 0 al 31 son caracteres de control ( No imprimibles/visualizables) //32 al 126 son caracteres imprimibles: 32 al 47, diversos signos // 48 al 57 los EPS/PSU: CPU EEPROM (Electricaly Erasable Programabe ROM),Transistor MOS. dígitos del 0 al 9// 58 al 64, más signos// 65 al 90 mayúsculas de la A a la Z (no hay Ñ)//91 al 96 más signos //97 al 122 minúsculas (no hay 4 o 4+4 Pines (+12, Tierra), para el VRM EAROM. Permite borrar el contenido eléctricamente a nivel byte/celda // 100.000. MNOS (Metal-Nitruro d silicio-Oxido de silicio-Silicio) ñ)//123 al 126 más signos//127 es otro carácter de control, el backspace Molex:4 (5r,12a) FLASH : Basada en la EEPROM, pero más rápidas. Escribir o borrar múltiples posiciones de memoria de una vez.Más rápidas y baratas// grabar 100.000 Sata 15 Pines (3.3, 5, 12) RAM-CMOS es un tipo de memoria que almacena información sobre la configuración del sistema (cmos chip : Almacena opciones de la bios) ASCII Extendido, 8 Bits los códigos del 127 al 255. En binario, estos códigos extendidos empiezan siempre por 1.Versiones se conocen como code pages o páginas de código. Normalizaron estas páginas de códigos, la norma ISO 8859-1 (ISO Latin-1)  modificada Windows 1252 PEG,PCI-E GRAPHICs: Memoria RAM UNICODE (hasta 4bytes): representar más de cientos de miles de caracteres(Code Points) de distintos alfabetos,que se agrupan en 7 planos(00 6(75w)+2 Pines(150w) (12, tierra) RAM (Radom Access Memory) guarda datos en ejecución. Rápida y VOLATIL. Lectura y Escritura. Más rápida que la ROM. La estática no requiere refresco al 10 en hex.) y cada uno de ellos tiene 2^16 (65.536) code points.El plano 00 es el más utilizado *EPS : Entry-Level Power Supply Unit Se borra sin alimentación. Se complementa con memoria virtual( parte del HD reservada) = SWAP  es más lenta Es posible hacer una representación comprimida de los code points utilizando lo que se conoce como UTF o Formato de Transformación de *VRM, Voltage Regulator Module : Tipos Memoria RAM: convertidor de potencia que suministra a SRAM: StaticA RAM: No tanto refresco. Suele ser memoria CACHÉ. + rápida y + cara. Protocolo MESI (coherencia cache y memoria) Unicode. En el estándar actual existen 3 UTFs posibles: UTF-8, UTF-16 y UTF-32. un microprocesador el voltaje apropiado, Capacidad Media/BAja = 1GB Tipica Cache L1 (diferencia entre datos y direcciones), L2(no diferencia, es mas grande y mas lenta), L3 UTF-8 (8-bit Unicode Transformation Format) Unicode e ISO 10646 utilizando símbolos de longitud variable. UTF-8 fue creado por Robert C. Pike convirtiendo 5 V o 12 V a un voltaje No volátiles o estáticas : NVRAM y MRAM y Kenneth L. Thompson. Símbolos de longitud variable (de 1 a 4 bytes por carácter Unicode). NVRAM (Non-volatile random access memory) memoria de acceso aleatorio..Puede almacenar opciones BIOS. ISO/IEC 8859: 8 bits para codificaciones de caracteres para su uso en computadoras. Se divide en los números, ISO/IEC 8859-1, ISO/IEC 8859-2, menor, necesario por para el VCore (la MRAM (magnetoresistive random-access memory), memoria de acceso aleatorio magnetorresistiva o magnética propia CPU) y para el SoC (gráficos integrados, controladores de memoria DRAM: Dynamic RAM. Necesita refresco unas 100 veces por segundo. - optimas - caras. Capacidad alta > 1GB Representación binaria con signo y magnitud : bit de signo.( 0 : + , 1 : - ). integrados…) De la DRAM, existen otras 2 divisiones en función de su funcionamiento: Binario sin signo 001 0110, que en decimal es 16+4+2=22. El número -22: 1001 0110, +22: 0001 0110. Asíncrono (obsoleto): ADRAM : 16 - 32bits Tipos: FPDRAM (386-46), EDO DRAM (Pentium) y BEDO. Complemento a 1 (para hacer restas). Permite representar numeros negativos. El bit más significativo sigue representando el signo, Más información en: Síncrono (señal de reloj externa): SDRAM (DRAM sincrónica). Otras : SLDRAM (Synchronous Link DRAM), VRAM (Se usaba en tarjetas gráficas) y la magnitud esta codificada d manera q los ceros se han sustituido x unos y viceversa. CA1 : binario(sin signo)->0&1 https://www.profesionalreview.com/2019/0 SINCRONAS El ritmo : Frecuencia del reloj. Para sumar 0000 1011 + 0000 1110 = 11 + 14 = 25 (Ambos Positivos) 2/17/conectores-fuente-alimentacion/ SDRAM: Synchronous Dynamic Random Access Memory. Sincroniza velocidad CPU(reloj). Se sincroniza con el secuenciador (UC) CA1 –> Dec : 1010 0101 es un número negativo porque empieza por 1 CA1: Tiene signo, si es 0 es + si es 1 es - Frecuencia de 1 GHz, + VELOCIDAD Los DDR poseen una muesca en vez de dos de los SDRAM simple. 168 Contactos Ciclo de reloj : 1 ns. (1/10^9 ns). Cambiamos 0&1, en el ejemplo se obtendría 0101 1010. RamBus : RDRAM (Rambus DRAM) propiedad de Intel. Mejor que SDRAM hasta DDR. Desde DDR2 son peores y + caras + LATENCIA Convertimos a decimal es 64+16+8+2 = 90 1 instrucción= Varios ns // varios ciclos de reloj. SDR SDRAM (Single Data Rate Synchronous Dynamic Random-Access Memory, SDRAM de tasa de datos simple.168c Dos muescas + A. BANDA Cambiamos signo “-90” en decimal. Unidades de medida: DDR o DDR-SDRAM: Double Data Rate.DIMM, Capacidad máxima de 1 GB. 184 contactos. 2.5v. Una muesca + Contactos Dec (neg) -> CA1 : -14 : 0000 1110 , Si el nº es positovo no cambia en CA1 ni en CA2 MIPS. Millones de instrucciones por segundo. DDR2: Hasta 400 Mhz. 1,8 V y tener mayor latencias. Se DIMM de 240 contactos. Mide la capacidad del procesador. - VOLTAJE Cambiamos 0&1 , 1111 0001. DDR3: Mayor velocidad de reloj (1066 MHz) a “2133”, 1,5 y nuevamente mayores latencias. DIMM de 240 contactos Si hacemos 11 – 14 basta también con sumar el 11 al “-14”, es decir 0000 1011 + 1111 0001 = 1111 1100 300Mhz/4ciclos DDR4: Desde 2133 Ghz hasta 4Ghz, menos consumo (20% - ) Menos Voltaje 1.2v 288 Contactos (muesca diferente posición) Al cambiar los ceros por unos es 0000 0011, es decir 3, por tanto -3 Micro a 1 GHz -> Hz ejecuta una instrucción Cuando el resultado es positivo. 14 – 11 al sumar el 14 con el “-11”, es decir 0000 1110 + 1111 0100 : 00000010 Con cinco ciclos de reloj. Zocalos de Memoria: 2 , cuando tenia que ser 3, nos sale siempre una unidad menos, para solucionar Complemento a2 1 GHz / 5 = 200 MIPS. 1200 MIPS MFlop o Millones de operaciones en coma SIMM (Single Inline Memory Module) Chips por un lado. Usadas x parejas. Memoria.Antiguo. 30 y 72 contactos.32bits Decimal - > Complemento a 2 : Convertimos a Binario  Cambiamos 0&1  Sumamos +1 DIMM (Dual Inline Memory…) Para SDRAM/DDR.Chips ambas caras. 168 a 288 contactos. Comunica 64bits (algunos 72bits) Complento a2 -> Decimal : Restamos -1 Cambiamos 0&1 Convertimos a decimal  Cambiamos Signo flotante por segundo son otra unidad similar. IPC. Instrucciones por ciclo de reloj. Es otra RIMM (Ram-Bus Inline Memory…). Desarrollo propietario de Rambus y descartado comercialmente, para memorias RDRAM unidad de medida del rendimiento del micro. SODIMM (Small Outline Dimm) + peq. para dipos. portátiles, = tecnología DDR-x. 100 (32bits), 144, o 200 contac (64bits)(DDR-DDR2), 204contac (DDR3) 5 bits Binario ConSigno A1 A2 (+1) Sencilla, puede tardar sólo un ciclo.compleja, Parametros : 260 (DDR4 o UNIDIM (ddr4 y ddr3)) 0/-0 00000 00000/10000 00000/11111 00000 más. TA (Tiempo Acceso) : T. desde que se presenta/solicita dirección de memoria hasta que el dato esta disponible para su uso “mmorizado” -5 00101 10101 11010 11011 CPI. Ciclos por instrucción y por tanto con TA(NO en m. RAM) : T. que se empleza en situar el mecanismo de r/w en la posición deseada. -10 01010 11010 10101 10111 valores típicos entre 1 y 20. TC (Tiempo Ciclo) : T. desde que se da la orden de r/w hasta que se puede dar otra orden, TA+unpoco.T entre dos “reads”. TC > TA 2 00010 00010 00010 00010 SPEC: ejecuta programas y combina las Vt (Vel Transferencia) : Velocidad a la que se puede transferir datos e/o desde una unidad de memoria. Nª palabras/s = 1/Frecuencia Acceso medidas de éstos con la media aritmética o Velocidad de Trabajo. Expresada en MHz. -2 00010 10010 11101 11110 geométrica. Frecuencia de reloj (frecuencia interna) y frecuencia a la que se transmiten los paquete de datos (frecuencia externa efectiva). SPECint y SPECfp: índices que miden las Timing. : Es el tiempo de respuesta de la memoria. Representación SESGADA : No hay bit de signo debido a que se suma a todos los números una cantidad constante (sesgo) de forma que velocidades en operaciones con enteros y con ninguno se representa como negativo. Para el caso de una longitud de un byte el sesgo sería 128 = 1000 0000 en binario. coma flotante. La medida resultante se Ancho de Banda. máxima cantidad de datos/segundo que puede intercambiar la memoria con el procesador denomina SPECmarks. Latencias: Retardos producidos en el acceso a los distintos componentes de esta, que influyen en el tiempo de acceso a la memoria por parte de la CPU Así el Nº : 0010 0101 = 32 + 4 + 1 =37, no es 37, sino 37-128 = -91 CAS (column access strobe) , RAS (row addres strobe) , ACTIVE (active tablero) y PRECHARGE (desactivar tablero) Y el 1010 0101 = 128 + 32 + 4 + 1 = 128 + 37 = 165-128 es en realidad el 37 Write-througth (preescritura a través). Modo clásico de trabajo de la caché, escribir en memoria principal y caché a la vez.Coherencia a < velocidad. Representación Numeros Reales : IEEE 754 – COMA FLOTANTE Write-Back (postescritura o diferida). inicialmente sólo se escriben en la caché. El dato escrito aparece reflejado en la memoria principal sólo cuando el bloque que Números reales : Notación exponencial ( o científica o en coma flotante). Números con un valor absoluto muy grande/pequeño Dos Relojes : Mantisa, Base y Exponente. M * B^e.(Mantisa/Exponente su propio signo cada una, y la base siempre IGUAL) lo contiene es reemplazado.. Es más rápido , menos coherencia. (Protocolo MESI) La hora y fecha del sistema : oscila 3.456 E+02 le leemos como 3.456*10^2, en calc. base es 10. entre 50 y 60 veces/s La notación exponencial más extendida IEEE 754, en la que la base es 2, 32 bits. Enviar interrupciones a la CPU Modos de Direccionamiento oscila entre 5 y 3.000 millones d vecs Inmediato : La instrucción contiene el dato. En una instrucción de ruptura contendrá una dirección. El primero es el signo de la mantisa (S en la figura) que vale 0 si + y 1 en -. xs Directo. El campo de dirección contiene la dirección real del dato En equipos de 32 bits : 1 bit xa signo, 8 bits xa exponente y 23 bits Mantisa. Implícito: No contiene información (lugar predeterminado) Con 64 bits 1 signo, 11 e y 52 M. Indirecto. El campo de dirección contiene la dirección de la dirección. El primer bit de la mantisa siempre será 1 se puede obviar usando bit implícito. Tipos de Placa Base : Relativo. La dirección del dato se obtiene sumando :Dirección de la propia instrucción QUE ES UN VALOR a una cantidad fija El exponente se expresa en exceso 127 en 32 bits y 1023 en 64 bits. XT, AT (BabyAT), XL-ATX y E-ATX (Gran tamaño 244ªx ++) (Regisntro índice, una base, contador del program) Si el número a representar, en valor absoluto, es muy grande, puede darse desbordamiento (overflow). ATX de 305x244 Micro ATX(uATX) Direccionamiento de registro: La instrucción hace referencia a un registro que almacena el operandos o resultado de la operacin. de 244x244,FlexATX, MiniATX), Un bus de direcciones de 16 bits, permite direccionar 2^16 = 65536  2^10 * 2^6  1000*64 ITX (miniITX de 170x170, Nano (12x12), Pico (10x7,2)) DTX (MiniDTX, FullDTX), BTX (Micro,Pico,Regular) CAPACIDAD = BUS DE DATOS * 2^Numero de bits/Ancho del bus de direcciones Qué capacidad de memoria es direccionable con 8 bits de bus de datos y 24 bits de bus de direcciones: Es negativo porque el bit 31 es 1. El exponente 10000101 = 128+4+1 está codificado en exceso 127 -> 128+4+1-127 = 6 Bus de Datos = Palabras = 8 Bits La mantisa es 110 1101 0100 0000 0000 0000, luego poniendo la coma en su sitio realmente se trata del 1, 110 1101 0100 0000 0000 0000 = Bus de Direcciones = 24 Hilos Memoria Direccionable = 2^24 * 8 = 16777216 * 8 = 134217728 Bits 2048 Palabras con ancho de palabra de 16 : 1+2^-1+2^-2+2^-4+2^-5+2^-7+2^-9 = 1.853515625  -1.853515625 * 2^6 = -118.6250 16* 2048 = 4 KB Bits a Bytes = 134217728/8 = 16777216Bytes Bytes a Kbytes = 16777216 / 1024 = 16384 KB  16 MB Binario: Base 2 (1,0) / Base 8 o Sistema Octal (0,1,..7)// base 10, del 0 al 9 // Base 16 o Sistema Hexadecimal: (0,…9, A, B, C, D, E, F,11) De forma FACIL = 2^24 * 8= 2^4 * 2^10 * 2^10 * 8 = 16*1000*1000 * 8 Bits = En cualquier base, por ejemplo B, los dígitos pueden tomar B valores, que van desde 0 hasta B-1. A bytes  16000000*8/8 = 16000kb = 16 MG Base Decimal (0...9): 647 (6*10^2 + 4*10^1 + 7*10^0) // 3479,52= 3*10^3 + 4 *10^2 + 7*10^1 + 9*10^0 + 5*10^-1 + 2*10^-2 = 3000 + 400 + 70 + 9 + 0,5 + 0,02 2^24 * 8 = 16Mbits* 8 Bits = 128 Mbts -> 128/8 = 16MG Base 5 (647 no puede ser, 342): 3*5^2+4*5^1+2*5^0 = 97d Base Octal: 423: 4*8^2+2*8^1+3*8^0 = 275d CAPACIDAD = Bus de datos o Palabras * Nº de Direcciones Posibles Base 16 423 : 4*16^2+2*16^1+3*16^0=1059d Capcidad de bits de una memoria que tiene 1024 direcciones y puede almacenar 8 Bits en cada dirección Decimal a base B (divisiones sucesivas por la base) Para la parte decimal se va multiplicando por la base, de forma que la parte entera es el dígito más significativo. Capacidad = 8 * 1024 = 8192 Bus de Datos = Palabras de Xbits = Tamaño de Palabra , El tamaño de cada posición de memoria coincide con el tamaño del bus de datos. 77,1875 en base 10 es igual a 1001101,0011 en binario o base 2 Palabras de 32 bits, Bus de direcciones tiene 20 hilos Puede direccionar una memoria de hasta : 2^20 * 32 = 1048576*32= 33554432bits 1- 2 – 4 – 8 – 16 – 32 – 64 – 128 – 256 – 512 -1024 Pasamos de bits a bytes : 33554432/4bits = 4194304 byte 8 – 64 – 512 – 4096 – 32768 Pasamos de Bytes a Kbytes : 4194304/1024 = 4096 KB -> 4MG 16 – 256 – 4096 - 65536 Memoria de 2048 palabras , con ancho de palabra de 16 bits Capacidad = 2048 * 16 = 2048 * 16/8 = 2048 * 2 = 4096 bytes  4 Kbytes Decimal a binario hay que hacer multiples divisiones por 2 y al final se coge el cociente y los restos de la división de abajo a arriba. 26 decimal a binario: 26/2=13 resto 0(cero), 13/2=6 resto 1(uno), 6/2=3 resto 0(cero), 3/2=1(uno, último cociente) resto 1(uno). Bus de direcciónes de 32 bits y cada posición de memoria tiene 8 bits El resultado es el último cociente seguido de los restos a la inversa 11010. Podemos utilizarilizar la tabla y convertirlo: 2+8+16 = 26 Capacidad = Bus de Datos * NºDirecciones Posibles Decimal -> Octal: 34/8 = 4 resto 2 -> 42 // podemos pasarlo a binario 100010, que es 100-010 , que es 42 /\ 25d : 25/5 = 5 (resto 0) , 5/5 =(resto 0) = 1 -> 100 (base 5) Capacidad = 8 * 2^32 bits  2^32 Bytes = 2^10 * 2^10 * 2^10 * 2^2 = 1000 * 1000 * 1000 * 2^2 = 4GB Decimal -> Hexadecimal : 59d/16 = 3, resto 11(11 es A), 3/16=0, resto 3 = 3A / Puedo pasarlo a binario 32+16+8+2+1 = 11-1011 = 3 – 11 = 3A El registro base y el registro límite pueden servir para localizar direcciones de memoria. La conversión entre base binaria, octal y hexadecimal, es sencilla, debido a que poseen una semilla o raíz común: el 2. 2^3 = 8 (3Bits)// 2^4 = 16 (4 Bits) El registro base sirve como referencia para ubicar una dirección en particular y el registro límite ayuda a determinar si el desplazamiento de una Octal -> Binario : 5721 : (101 111 010 001) // 56 : 101 110 // 27 octal a binario: 2 (010), 7 (111) = 10111, puedo pasrlo a decimal : 1+2+4+16 = 23 dirección está por encima del área asignada. Este mecanismo sirve de protección para la memoria. Binario -> Octal : 1 101 001 : 151 // 1 011 : 13 // 001 111 : 17 Hexadecimal ->Binario A51B 1010 0101 0001 1011 // 2B hexadecimal a binario: 2 (0010) B (1011) = 101011 Ordenación de datos en memoria : Los datos cuyo tamaño sea mayor que 1 byte ocuparán más de una posición en la memoria. Binario - > Hexadecimal 10 1011 0001 : 2B1 // 1011 : B Si una dirección apunta a uno de esos bytes, ¿a qué byte se refiere, al más significativo (MSB) o al menos significativo (LSB)? Conversion cualquier base a base decimal : N = n2 b^2 + n1 b^1 + n0 b^0 + n-1 b^-1 + n-2 b^-2 Arquitectura Big-endian: El byte más significativo (MSB) se almacena en la dirección más baja (“el más grande, primero”). Binario -> Decimal: 77.1875 = 1* 2^6 + 0 * 2^5 + 0* 2^4 + 1*2^3 + 1*2^2 + 0*2^1 + 1* 2^0 + 0* 2^-1+ 0* 2^-2 + 1*2^-3 + 1* 2^-4 = Este tipo de ordenamiento es típico de los procesadores Motorola. Hexadecimal -> Decimal : BABA = B*16^3+A*B^2+B*16^1+B*16^0= 11*4096+10*256+11*16+10*1 = 17802d (podemos convertirlo antes en binario) Arquitectura Little-endian: El byte menos significativo (LSB) se almacena en la dirección más baja (“el más pequeño, primero”). Octal a decimal : 37 : 3* 8^1 + 7* 8^0 = 24 + 7 = 31 Este tipo de ordenamiento es típico de los procesadores Intel. SISTEMAS MULTIPROCESADOR (Taxonomía de Flynn) Intel - LandGA (Conectores en Socket y CPU, mediante superficies de contacto): Indican Pins : CISC : Complex InstrucSetComputer, almacenamiento de tipo memoria-memoria. SISD: Un único flujo de instrucciones se ejecuta sobre un único conjunto de datos. LGA 1156, LGA 1155, LGA 2011, LGA 1150, LGA 2011-3, LGA 1151 Compiladores fáciles , 1 inst = Pocas ensamblador. x86 es un ejemplo de arquitectura CISC Los procesadores secuenciales. Von neumann = una inst en cada instante AMD - PinGridArray (conectores en CPU, pines en zocalo) : AMD3+ , FM1, FM2+, AM3, AM4 Diferentes longitudes de palabra (Formatos de Instrucción de varios tamaños). Interpreta Micronistrucciones “MicroProgramción” Cada instrucción opera sobre un único dato: procesadores escalares Segmentación: Incrementa la productividad pero NO disminuye el T de ejecucion No paralelización (alternativa pipeline), No concurrencia *BGA (ball grid array): pines en forma circular colocados en el zócalo y se fijan soldándolos. MUCHOS modos de direccionamiento e instrucciones de almacenamiento Admite direccionamiento indirecto = objeto direccionado es la dirección del objeto buscado C No load/store => Compiladores mas faciles porque cada inst HL corresponde a 1 ist. Ensamblador Compleja Dentro de esta categoría : Segmentados, Hipersegmentados, Superescalares, VLIW. Lenta Repertorio de Instrucciones Flexible. Pocos registros de propósito general 1092p = Real - 1080i = Interpolada (inpares-pares) Programada Son lentas, ejecución por software. SIMD: Un único flujo de instrucciones se ejecuta sobre diferentes conjuntos de datos. P= Progresivo, una línea detrás de otra, actualiza todo Unidad de Cotrol Microprogramada (HW y SW logicamente equivalentes) -> Requiere MC (mem de control o de microprograma) Concurrencia REAL. Maquina paralela. Varias alus para la misma inst. 1080p y 1080i con 60hz Se suele utilizar en ordenadores de tamaño medio, en los grandes es demasiado lenta Las instrucciones que reciben son las mismas pero cada una de ellas actúa sobre datos 1920px1080i , el “p” actualiza todos “progresi” los puntos de la imagen 60 veces por segundo, RISC : Reduced ISC, que agilizan el proceso. almacenamiento de tipo registro-registro (banco de registros) (LOAD/STORE) Explotan el paralelismo a nivel de datos. Tarjetas gráficas. Las Vectoriales mientras que “i” refresca 30 veces las líneas pares y otras 30 veces las impares Se tiende a tecnologías RISC, que suelen ser más efectivas.Decodificadores y secuenciadores sencillos. a) CPU particionada. Procesadores vectoriales (muchas alus sobre vectorial o escalar) Formatos de Instrucción de pocos tamaños o tamaño fijo. “Repertorio rigido”. MUCHOS registros de propósito general b) Matriciales (Muchas alus, solo escalar) POCOS modos de direccionamiento (Index 0x... , Base+desp) Modo lock-step: Se manda la misma inst. pero con diferentes datos a cada ALU. Micro-Instrucción , Microprogramación Una micro-instrucción 2 partes: Bits de dirección/Bits de señales de control No admite direccionamiento Indirecto. Mas cara y mas rápida. Mas difícil de reprogramar.(directo desde Registro) Son rápidas ejecución por HW.Acceso a los operandos en muy rápido(Instrucc adcionales) R MISD: Diferentes flujos de instrucciones se ejecutan sobre un mismo conjunto de datos. Microprogramación Horizontal Egistro Las señales de control se representan Sin codificar Rendimiento similar a CISC pero más facil de desarrollar. UC cableada (+ REGISTROS internos que en CISC.) APIDO Problema = Latencia de datos La memoria de control es más rápida que la memoria principal Facilita la segmentación y el paralelismo. Ejemplos: PowerPC, DEC Alpha, MIPS, ARM, SPARC. En la actualidad no existen máquinas que respondan a este modelo. Un bit por cada señal de control que exista en la unidad de control SISC (Simple Instruction Set Computing) arquitectura de microprocesadores orientada al procesamiento de tareas en paralelo. Utiliza tecnología Concurrencia : Todas las alus a la vez La mayoría estarán a cero (solo activa las que afecten a esa microinstrucción) VLSI. Un subtipo de RISC, orientada al procesamiento en paralelo. Superestructura pipe-line formada por varios procesadores, Cada microinstrucción puede controlar varios recursos simultáneamente solapamiento de instrucciones mdiante la división d su ejecución en etapas xa simular paralelizac. Se almacnan operacnes elmentles microinstrucciones corrspondients a macroinstrucc Ejemplos: Arrays sintéticos y de proces. ( redes neuronales) Intel Core i3 , 5, 7, 9 IMPARES MDA, Monochrome Display Adapter. gráficos CGA (Computer Graphics Array). Tamaño muy grande MIMD: Diferentes flujos de instrucciones se ejecutan sobre diferentes conjuntos de datos. Microprogramación Vertical Nehalem(1st g), Sandy 800x600 : 600 Filas de 800 Puntos cada una. A mayor resolución, menor número de colores y a la inversa. Multicomputadores y los multiprocesadores.Paralelismo a nivel de aplicación.programador Se Codifican las señales (se numeran y se identifican por su número) Bridge(2nd), Ivy Bridge (3rd), 1200 x 1200 píxeles = 1.440.000 píxeles igual a 1,4 MpX Diversos tipos en función del acceso a Memoria (Local ML, Ppal compartida MP, Caché MC) El formato vertical es mas lento porque precisa la decodificación de las señales Haswell (4th), Broadwell (5th), 6x6 pulgadas y con resol 10ppi el tamaño es 6x10p x 6x10 =3600 pixeles 1. MMC ó SMP:Multiprocesaror. Memoria Compartida. ó Shared Memory Processor) 640x480 El campo de control está dividido en subcampos Skylake (6th),Kaby Lake True Color (color verdadero) mínimo: 24 Bits x Pixel HV MP + MC : a) UMA (Uniform Memory Access).  Procesadores Multinúcleo. Fuertem Acoplados Cada uno de los subcampos controla operadores excluyentes entre si (7th),Coffee Lake (8th/9th), Memoria: (Res. Vert.)·(Res.Horiz.)·(Bits de color) b) NUMA (Non…) Máquinas + Complejas y teóricas. Los subcampos de control contiene la identificación de la señal de control Cannon Lake (9th) 1024x1024 True Color es : 3MB = 1024*1024*(24/8) = 3 mg UMA(acceso directo a una memoria compartida) NUMA (acceso a una parte de la compartida) Memoria de Video : 2. MMD ó MMP: Multiprocesador d Mmoria Distribuida o Multiprocesador Masivamente Paralelo) ÝRAM EDO,SONIC,VRAM ,WRAM,SGRAM , MDRAM , CDRAM , 3D RAM, GDDR-SDRAM ML + MC : Se pueden considerar como MMC NUMA, Sistemas Multicomputador (Poco Acoplado) Cada procesad tiene memoria locl, memoria distribuida,comunic paso msj, datos a través de red Resoluciones de Pantalla: Se mide en dpi (puntos por pulgada, impresora) o ppp (píxels por pulgada, monitor) 3. DSM (Distributed Shared Memory) : MLocal + MPricipal + MCompartida Color indexado: Profundidades color, se mide en bits por pixel (bpp) Cuello de botella. Frecuencia de la Memoria -> T=1/f [ns] Ultra 2 o Fast 40 80 MB/s Ha evolucionado a INTEL QUICKPATH y Hyper Transport Protocol(AMD) Ultra 3 160 MB/s Buses: Información sobre instrucciones, datos y direcciones de memoria entre las distintas unidades del computador. SCSI 3.2 (Serie) FireWire (IEE 1394) Buses Serie : en cada instante un bit // Paralelo existen n conexiones entre el emisor y el receptor, enviar la información de n en n bits. SCSI 3.3 (Serie) SSA (Serial Storage Arquitecture). FullDupleX Buses utilizan la comunicación en paralelo, el número de bits que puede trasmitir simultáneamente : anchura del bus. SCSI 3.4 (Serie) FC-AL. Fibra Optica Max 100MB Se transmiten en grupos o paquetes, a una frecuencia que marca el reloj. Ancho BUS: Es el número de bits/hilos que tiene el BUS. Bus de 8 bits donde se envían 50 paquetes por segundo (frecuencia de 50 Hz) SCSI (Small Computer Syutem Interface) Frecuencia BUS: Ritmo de transmisión de los paquetes.Cada paquete tiene 8 ceros y unos. Si en un segundo pasan 50, en 0.1 segundos 5 Ultra 320 2,56 Gbit/s 320 MB/s Ancho de Banda BUS : Cantidad de información que se transmite por segundo: (8 bits/paquete)·(50 paquetes/segundo) = 400 bits/segundo Ultra 640 5.1 Gbit/s 640 MG/s Ancho del bus x Frecuencia del bus Fibre Channel 1 Gb 1 Gbps/s 100 MB/s BUS Único.: Considera memoria y periféricos como posiciones de memoria. Arquitectura Von Neumann.hacia la CPU (socket o slot) BUS Dedicado: memoria/periféricos componentes independientes. (BUS de Datos, BUS de Direcciones, BUS de Control) USB On-The-Go CPU conectada a Memoria con : USB PD (Power Delivery) : 100 W Dispositivos ahora puedan ser hosts (dual-role devices). Bus de Control : Gobierna el uso y acceso a las líneas de datos y de direcciones. Compartidas -> mecanismos que controlen su utilización. USB-C : Reversible. 24 Pines. OTG Integrado (ON THE GO) Capacidad de ser host y periférico y cambiar dinámicamente de rol El uso del Host Negotiation Protocol o HNP para el cambio Las señales de control/Sincronia : órdenes e información de temporización entre los módulos. Q no haya colisión de informc 20V y 5000mA -Monitores 4k y 5k. Protocolo de petición sesión (Session Request Protocol o SRP). Bus de Direcciónes(unidireccional) : Se establece la dirección de memoria del dato en tránsito. Bus de direcciones de nbits : 2^n direccion Incompatible con A y B. Retrocompatible con adaptador (3y2) Requisitos de bajo consumo para promocionar el USB en dispositivos alimentados Bus de Datos: Permite el intercambio de datos entre la CPU y el resto de unidades. “Donde deja el dato”.Si tamaño m, máximo dire = m*2^n Tiene USB Power Delivery, con baterías (opción Micropower añadido low y high power). Otros : Bus E/S , Bus Sistema (FSB), Nubus (macintoch) Thunderbolt 3 // HDMI y DisplayPort 1.2 Amarillos : Cargan con pc apagado. PCI Express (version/cancales) : SERIE USB - 3m - 127 Dispositivos : No necesita Host USB Implementers Forum (USB-IF) Bus infiniband = Bus PCIe optimized en blades y placas de servidor. alta velocidad, baja N° Conectores Máx. 127+1 (En base a Hubs sobre un único conector) latencia y de baja sobrecarga de CPU 1.0 - 1.1 1.6 Mbps 200 KB/s 4 Hilos: 1.X (x1) 2Gbit/s 250 MB/S 128 dispositivos 2 Dats balanceado 1 Alimnt = 5v Dual Direcction seria 8GB/s 1.X (x16) Freq 2.5 Ghz 32 Gbit/s 4 GB/s (single direcction) 1 GND 1.1 12 Mbps 1.5 MB/S 2.0 (x1) 4 Gbit/s 500 MB/s 2.0 480 Mbps 60 MB/s Dual Direcction seria 16GB/s 2.0 (x16) Freq 5 Ghz 64 Gbit/s 8 GB/s 2,5W(5V x 0,5A) (~ a W-USB a 3m) 3.0 x4 = 3.500 y 2.100 MB/sg 3.0 (x1) 7,9 Gbit/s (4 por 2) 1 GB/s 3.0 Gen x4 carriles: 32 Gb/s- 4GB/s Dual Direcctio seria 32GB/s 3.0 (x16) Freq 8 Ghz 126 Gbit/s 16 GB/s 4.0 (x1) 15,8 Gbit/s (8 por 2) 1,9 GB/s Tipo B: En 3.0 , pero no viceversa Dual Direcctio seria 64 GB/s 4.0 (x16) Freq 16 Ghz 252 Gbit/s 31,5 GB/S 3.0 (USB 3.1 Gen 1)(antes)  USB 3.2 Gen 1 4,8 Gbps 600 MB/s 9 Hilos: Nombre Comercial SuperSpeed USB VBUS, D-, D+, y Tipo B : 5W (5Vx1A) , los AZULES GND xa USB 2.0 127 dispositivos 2 tx Fireware IEEE1394 - 4.5m - 63 Dispositivos – SERIE - Anterior a ThunderBolt - No necesita Host USB 3.0 y USB 3.1 Gen 1 “desaparecen” 2 rx FireWire 400 (6 Hilos) 400 Mbs 50 MB/S GND_DRAIN A: Se pueden conectar en 2.0 y FireWire 800 - FW2 (9 Hilos) 800 Mbps 100 MB/s viceversa 3.1 Gen 1  USB 3.2 Gen 1 5 Gbps 625 MB/s FireWire S1600 1,6 Gbps 200 MB/s SuperSpeed USB FireWire S3200 3.2 Gbps 400 MB/s 3.1 Gen 2 USB 3.2 Gen 2 100W (USB-C) 10 Gbps 1.2 GB/s FIREWire S8005 FW S8005 Combina mejoras de FW y Ethernet. UTP Cat5 y Rj45 Pueden Ser ROJOS , 8W(1,5 A) – 15W(3Ax15v) Nombre Comerc SuperSpeed USB 10 Gbps Puede Comunicar Thunderbolt – USB Type-C de 24 pines : 4 pares power/ground, 2 ThunderBolt (Antiguo LightPeak)(F.O. Velocidades Altas) Determinados cables 2A(5v), 5A(12v), 5A(20v) pares para el puerto de datos USB 2.0 (solo un par es implementado), 4 pares para el puerto Señal de Video (DisplayPort) , Señal de Datos PCiE USB 3.2 Gen 2x2 20 Gbps 2,5 GB/s de datos high-speed, 2 pines de "uso de banda Nombr Comercial SuperSpeed USB 20 Gbps ThunderBolt 1 10 Gbps 1200 MB/s lateral" y 2 pines de configuración para la 4.0 (Solo USB-C) Power Delivery 40 Gbps 5 GB/s detección de orientación del cable, canal de ThunderBolt 2 20 Gbps 2500 MB/s datos con configuración BMC dedicada (biphase mark code) y VCONN +5 V de ThunderBolt 3 40 Gbps PCIe 3.0 x4 5000 MB/s potencia para cables activos. (USB-C tipo YSB) SATA Serie – Punto a Punto - *1m - 2 Dispos – Conector E-SATA- rojo – 7 hils HyperTransport (HT) Lightnign Data Transport (LDT) (Serie y Paralelo) InfiniBand Bus Serie bidireccional de alta velocidad, Bruto/eficaz baja latencia y de baja sobrecarga d CPU. sata 1 (1500Mhz)- 15 pins Alimentac 1,5Gbs 150 MB/s HyperTransport 1.0 800MHZ 12,8 GB/s Se usa una codificación 8B/10B Max 5m , sino cables de F:O. sata 2 (3000Mhz) – No reloj Extern 3 Gbps 300 MB/s HyperTransport 2.0 1.4 Ghz 22,4 GB/s SingleDR DDR QDR 1x 2,5/2 5/4 10/8 sata 3 (6000 Mhz) – Punto a Punto 6 Gbps 600 MB/S HyperTransport 3.0 2,6GHZ 41,6 GB/s 4x 10/8 20/16 40/32 SATA Express (sata 3.2) PCI Express Gen 2 1250 MB/s (2.0 y 2x) 12x 30/24 60/48 120/96 Gbps HyperTransport 3,1 3,2GHZ 51,2 GB/s Conector : 2 Satas + uno pequeño 10 Gbps – 16Gbps * Ver 2.0 con dos líneas. Solo SATA Solo uNVme *La longitud de cable eSATA se restringe a 2 metros; USB y Firewire permiten mayores distancias. Discos duros SSD (Solid-State Drive).  + 8 contac : SD : 32 mm de alto x 24 mm de ancho x 21 mm de grosor. mini SD: 21,5 x 20mm x 14 mm. micro SD: 15 x11x 10. Clase 10: graba a 10MB por segundo o más rápido (algunas 90MB/segundo) SAS (Serial Attached SCSI) - 10m - 128dispo. Interfaz igual a SATA ATA-1 8MB/s Basados en memorias no volátiles (como las Flash) o volátiles (como las SDRAM). No les afecta el MAGNETISMO! UHS (Ultra High Speed) Clase 1 (U1) = 10 MB/s y UHS-I Clase 3 (U3) = 30 MB/s. Max. teóricas 50 y 104 MB/s respectiv ATA-2 Soporta DMA