Sincronización de Lógica Secuencial Apuntes 2023 S2 PDF

Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Sincronización de Lógica Secuencial Lección 7 Retrieval Sincronización de Lógica Secuencial Luis Alberto Chavarrı́a Zamora Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restri...

Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Sincronización de Lógica Secuencial Lección 7 Retrieval Sincronización de Lógica Secuencial Luis Alberto Chavarrı́a Zamora Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup CE1107 Fundamentos de Arquitectura de Computadores Área de Ingenierı́a en Computadores Tecnológico de Costa Rica Fuentes del Clock Skew Chavarrı́a-Zamora, Luis Alberto II Semestre, 2023 24 de agosto de 2023 Sincronización de Lógica Secuencial 1/ 36 Sincronización de Lógica Secuencial Agenda Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial 1 Introducción Cita Personaje Retrieval Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew 2 Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 2/ 36 Sincronización de Lógica Secuencial Cita Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Quote: F̈or me the best of life is the exercise of ingenuity – in design, in finance, in flying, in business.”¨ Bill Lear. Restricción Tiempo de Setup Fuentes del Clock Skew Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 3/ 36 Sincronización de Lógica Secuencial Personaje Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Figura 1: 9.1.a William Hewlett Chavarrı́a-Zamora, Luis Alberto Figura 2: 9.1.b Dave Packard Sincronización de Lógica Secuencial 4/ 36 Sincronización de Lógica Secuencial Retrieval Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Temas y Conceptos • Máquinas de Estado • Máquinas de Moore. • Máquinas de Mealy. • Ejemplo Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 5/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Un elemento secuencial, tiene un tiempo de apertura donde las entradas deben permanecer estables alrededor del flanco de reloj, en aras de producir una salida bien definida. Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew La apertura de un elemento secuencial es definida por un tiempo de establecimiento “setup” y un tiempo de mantenimiento o “hold”. Al igual que la disciplina estática limita el uso de niveles lógicos fuera de la zona prohibida la disciplina dinámica limita el uso de señales que cambien fuera del tiempo de apertura. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 6/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Clock Skew Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Una señal puede presentar un “glitch” y oscilar ampliamente por un tiempo limitado. Bajo la disciplina dinámica lo único que concierne es el valor al final del ciclo de reloj cuando se estabiliza. Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup El periodo de reloj T debe ser lo suficientemente largo para que todas las señales se estabilicen. Fuentes del Clock Skew En los sistemas reales el reloj no alcanza todos los Flip-Flops al mismo tiempo. Esta variación en tiempo se conoce como Clock Skew, el cual aumenta aún más el Periodo de Reloj necesario. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 7/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Algunas veces cuando es difı́cil responder a la disciplina dinámica, especialmente en las interfaces con el mundo real. Por ejemplo, los rebotes de dispositivos electromecánicos causan que un Flip-Flop capture un valor en cambio de 0 a 1 o 1 a 0 y puede tomar un tiempo en resolver en un valor lógico aceptable. La solución a esas entradas asincrónicas, es un circuito sincronizador que baja la probabilidad de producir un valor lógico ilegal. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 8/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Figura 3: 9.2 Diagrama de Tiempo de un circuito secuencial sincrónico Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 9/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Cuando la señal de reloj sube, la salida o salidas pueden comenzar a cambiar después del “contamination delay” tccq y debe estabilizarse, definitivamente al final del valor del tiempo del “propagation delay” tp c q . Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Para la que el circuito muestree la entrada o entradas correctamente, estas se deben haber estabilizado en un tiempo menor al “setup time“ ts e t u p , antes del flanco positivo. La suma del tiempo de “setup time“ más el tiempo de “hold“, se le llama tiempo de apertura del circuito, porque es el tiempo que las entradas deben permanecer estables para que sean capturadas correctamente. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 10/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial La disciplina estática establece que las entradas de los circuitos secuenciales sincrónicos deben ser estables durante los tiempos de setup y apertura alrededor del flanco. Antecedente Clock Skew Disciplina Dinámica Timing o Sincronización del Sistema. Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew El periodo de reloj o tiempo de ciclo Tc es el tiempo que transcurre entre flancos. Su reciproco es fc = 1/Tc es la frecuencia de reloj medida en Hertz Hz, 1 Gigahertz (GHz) = 109 Hz. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 11/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Figura 4: 9.3 Ruta entre registros y Diagramas de Tiempo. La figura 9.3 ilustra una ruta genérica en una secuencia sı́ncrona de un circuito secuencial cuyo perı́odo de reloj deseamos calcular. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 12/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew En el flanco ascendente del reloj, el registro R1 produce la salida (o salidas) Q1. Estas señales entran a un bloque de lógica combinatoria, produciendo D2, la entrada (o entradas) al registro R2. Figura 5: 9.4 Diagramas de Tiempo Parte b. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 13/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew El diagrama de tiempo en la figura 9.4 (b) muestra que cada señal de salida puede comenzar a cambiar un retraso de contaminación después que su entrada cambia y se establece en el valor final dentro de un retraso de propagación después que su entrada se asienta. • Las flechas grises representan el retraso de la contaminación a través R1 y la lógica combinatoria. • Las flechas azules representan el retardo de propagación a través de R1 y la lógica combinatoria. Se pueden analizar las limitaciones de tiempo con respecto al tiempo de “setup”y el tiempo de “hold” del segundo registro, R2. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 14/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Restricción de Tiempo de “Setup” La Figura 9.5 es el diagrama de tiempo que muestra solo el retraso máximo a través del camino, indicado por las flechas azules. Para satisfacer el tiempo de configuración de R2, D2 debe establecerse a más tardar en el tiempo de setup antes del Figura 6: 9.4 Diagramas de siguiente flanco de reloj. Tiempo Parte b. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 15/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Una ecuación para el perı́odo de reloj T mı́nimo: Tc ≥ tp c q + tp d + ts e t u p (9.1) Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew En los diseños comerciales, el perı́odo del reloj T suele ser dictado por el Director de Ingenierı́a o por el departamento de marketing (para asegurar una competitividad producto). Además, el retraso por propagación y el tiempo de setup del reloj a Q del flip-flop, tp c q y ts e t u p , son especificados por el fabricante. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 16/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Por lo tanto, se reordena la Ecuación 9.1 para resolver el máximo retardo de propagación a través de la lógica combinatoria, que suele ser la única variable bajo el control del diseñador individual. Antecedente Clock Skew Disciplina Dinámica tpd ≤ Tc −(tp c q + ts e t u p ) (9.2) Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew El término entre paréntesis, tpcq + tsetup, se denomina sobrecarga (“overhead”) de secuenciación. Idealmente, todo el tiempo de ciclo Tc estarı́a disponible para el cálculo en la lógica combinatoria, tpd. Sin embargo, la sobrecarga de secuenciación del flip-flop corta este tiempo. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 17/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew La ecuación (9.2) se llama restricción de tiempo de configuración o restricción de retraso máximo, porque depende del tiempo de configuración (”setup time”) y limita el retraso máximo a través de la lógica combinatoria. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 18/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Restricción del Tiempo de Hold De la figura se puede observar que D2 podrı́a cambiar tan pronto como tc c q + tc d después del flanco ascendente del reloj. Por lo tanto tc c q +tc d ≥ tho l d (3.15) Nuevamente, tc c q y tho l d son caracterı́sticas del flip-flop que generalmente están fuera del Figura 7: 9.5 Delay mı́nimo para control del diseñador. restricción Hold time. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 19/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Reordenando, podemos resolver por el mı́nimo retraso de la contaminación a través de la lógica combinatoria: Antecedente Clock Skew Disciplina Dinámica tc d ≥ tho l d − tc c q (3.16) Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew A la ecuación anterior, también se denomina restricción de tiempo de “hold” o restricción de retraso mı́nimo, porque limita el retraso mı́nimo a través de la lógica combinatoria. las restricciones de tiempo de “hold” tienen importancia crı́tica. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 20/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Si no se respetan las restricciones de los tiempos de ”hold”, la única solución es aumentar el retraso de contaminación a través de la lógica, lo que requiere rediseñar el circuito. Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew A diferencia de las restricciones de los tiempos de “setup”, los problemas con los tiempos de ”hold”no se pueden solucionar ajustando el perı́odo del reloj. Se debe rediseñar el circuito lo que trae como consecuencias un incremento notable en costos. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 21/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Fuentes del Clock Skew: Anteriormente se asumió que la señal de reloj llega a todos los registros en exactamente al mismo tiempo. En realidad, hay alguna variación en este tiempo. Esta variación en los flancos del reloj se llama sesgo del reloj o çlock skew”. Figura 8: 9.6 Clock Skew causado por el retraso en lo cables. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 22/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Por ejemplo, los cables que conectan el reloj a los diferentes registros, puede tener diferentes longitudes, lo que resulta en retrasos ligeramente diferentes, como se muestra en la figura 9.6 Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew El ruido también produce diferentes retrasos como se muestra en la misma figura (9.6): Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 23/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew A continuacion, considere la restricción de tiempo de hold de la figura 9.7. En el peor caso, R1 recibe un Clock Skew temprano, CLK1, y R2 recibe un Clock Skew tarde, CLK2. Los datos pasan a través del registro y de la lógica combinatoria pero no deben arrivar hasta un hold time después del clock tarde. Chavarrı́a-Zamora, Luis Alberto Figura 9: 9.7 Restricción de tiempo Hold con Clock Skew. Sincronización de Lógica Secuencial 24/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente De esta forma se obtienen las siguientes dos ecuaciones: Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew tc c q + tc d ≥ tho l d + ts k e w (3.21) tc d ≥ tho l d + ts k e w tc c q (3.22) Figura 10: 9.7 Restricción de tiempo Hold con Clock Skew. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 25/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew En resumen: El Clock Skew (sesgo del reloj) aumenta tanto el tiempo de “setup” como el tiempo de “hold”. El Clock Skew agrega al overhead sequencing (la sobrecarga de secuenciación), lo que reduce el tiempo disponible para trabajo útil en la lógica combinatoria. También aumenta el retardo mı́nimo requerido a través de la lógica combinatoria. Incluso si tho l d = 0, un par de los flip-flops consecutivos violarán la Ecuación 3.22 si ts k e w > tc c q . Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 26/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew En resumen (cont.): Para prevenir fallas graves en el tiempo de espera, los diseñadores no deben permitir demasiado sesgo de reloj. Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew A veces, los Flip-Flops están diseñadas intencionalmente para ser particularmente lentas. (es decir, gran tccq), para evitar problemas de tiempo de “hold” incluso cuando el sesgo del reloj es sustancial. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 27/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Estado Metaestable Cuando un Flip-Flop muestrea una entrada que está cambiando durante su apertura,la salida Q puede tomar momentáneamente una tensión entre 0 y VD D que está en la zona prohibida. Esto se llama un estado metaestable. Eventualmente, el flip-flop resolverá la salida a un estado estable de 0 o 1. Sin embargo, el tiempo de resolución requerido para alcanzar el estado estable, puede ser ilimitado. El estado metaestable de un flip-flop es análogo a una pelota en la cima de una colina entre dos valles. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 28/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Si la entrada cambia fuera de la apertura, entonces tres = tpcq. Pero si la entrada cambia dentro de la apertura, tres puede ser sustancialmente más extenso. Los análisis teóricos y experimentales (ver Sección 3.5.6) han demostrado que la probabilidad de que el tiempo de resolución, tres, exceda algunos el tiempo arbitrario, t, decrece exponencialmente con t: T0 −t/τ e (3.24) P(tr e s >t) = T c donde Tc es el perı́odo del reloj, y T0 y τ son caracterı́sticas del Flip-Flop. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 29/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew La ecuación anterior es válida, solo para t sustancialmente más larga que tp c q . Intuitivamente, T0 /Tc describe la probabilidad de que la entrada cambie en un mal momento (es decir, durante el tiempo de apertura); esta probabilidad disminuye con el tiempo de ciclo, Tc . τ es una constante de tiempo que indica qué tan rápido el Flip-Flop se aleja del estado metaestable; está relacionado con el retraso a través de las compuertas cruzadas en el flip-flop. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 30/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew En resumen, si la entrada a un dispositivo biestable como un flip-flop cambia durante el tiempo de apertura, la salida puede tomar un valor metaestable durante algún tiempo, antes de resolverse en un 0 o 1 estable. La cantidad de tiempo requerido para resolver es ilimitado, porque para cualquier tiempo finito, t, la probabilidad de que el flip-flop siga siendo metaestable es distinta de cero. Sin embargo, la probabilidad cae exponencialmente a medida que t aumenta. Por lo tanto, si se espera lo suficiente (mucho más que tp c q ),se puede esperar con alta probabilidad de que el Flip-Flop alcance un nivel lógico válido. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 31/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Sincronizadores El objetivo de un diseñador de sistemas digitales debe ser garantizar que, dadas entradas asincrónicas, la probabilidad de encontrar una tensión metaestable sea lo suficientemente pequeña. El sincronizador, que se muestra en la figura 9.8, es un dispositivo que recibe una entrada ası́ncrona D y un reloj CLK. Chavarrı́a-Zamora, Luis Alberto Figura 11: 9.8 Sı́mbolo del Circuito Sincronizador. Sincronización de Lógica Secuencial 32/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Este produce una salida Q dentro de una cantidad limitada de tiempo; la salida tiene un nivel lógico válido con una probabilidad extremadamente alta. Si D es estable durante la apertura, Q deberı́a tomar el mismo valor que D. Restricción Tiempo de Setup Fuentes del Clock Skew Si D cambia durante la apertura, Q puede tomar un valor ALTO o BAJO pero no debe ser metaestable. La Figura 3.53 muestra una forma sencilla de construir un sincronizador a partir de dos Flip Flops. Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 33/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew F1 muestrea D el flanco ascendente de CLK. Si D está cambiando en ese momento, la salida D2 puede ser momentáneamente metaestable. Si el reloj el perı́odo es lo suficientemente largo, D2, con alta probabilidad, resolverá a un nivel lógico válido antes del final del perı́odo. F2 luego muestrea D2, que es ahora estable, produciendo una buena Figura 12: 9.8 Sincronizador Simple. salida Q Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 34/ 36 Sincronización de Lógica Secuencial Sincronización de Lógica Secuencial Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente La confiabilidad del sistema generalmente se mide con el tiempo medio entre fallas (MTBF). Como sugiere su nombre, MTBF es la cantidad promedio de tiempo entre fallas del sistema. Es el recı́proco de la probabilidad de que el sistema fallará en cualquier segundo dado Clock Skew Disciplina Dinámica Timing del Sistema MTBF = Restricción Tiempo de Setup Fuentes del Clock Skew 1 P(falla)/seg = 1 NT0 Tc e Tc −ts e t u p τ (3.27) La ecuación 3.27 muestra que el MTBF mejora exponencialmente a medida que el sincronizador espera más tiempo, Tc. Para la mayorı́a de los sistemas, un sincronizador que espera un ciclo de reloj proporciona un MTBF seguro. Excepcionalmente sistemas de alta velocidad, puede ser necesario esperar más ciclos Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 35/ 36 Sincronización de Lógica Secuencial Referencias Chavarrı́aZamora, Luis Alberto Introducción Cita Personaje Retrieval Sincronización de Lógica Secuencial Antecedente Clock Skew Digital Design and Computer Architecture. ARM Edition. Sarah L. Harris David Money Harris, Elsevier, 2016 Disciplina Dinámica Timing del Sistema Restricción Tiempo de Setup Fuentes del Clock Skew Chavarrı́a-Zamora, Luis Alberto Sincronización de Lógica Secuencial 36/ 36