Chapitre 4 - Logique, des MOS aux Circuits Intégrés - PDF

Seconde partie : La logique, des MOS aux Circuits Intégrés L'évolution réciproque des technologies et des concepts logiques François ANCE...

Seconde partie : La logique, des MOS aux Circuits Intégrés L'évolution réciproque des technologies et des concepts logiques François ANCEAU Prof CNAM émérite Lip6/CIAN CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 1  Plan de l'exposé : (Première partie en avril)  Introduction  Les tubes électroniques  Historique  Fonctionnement  Montages logiques à niveaux et implusions  Les relais électromagnétiques  Logiques de niveau et de conduction  Les dispositifs à semiconducteurs  Dopages N et P  jonctions  Diodes  Transistors bipolaires - A pointes et à jonctions - Processus de fabrication - Montages logiques - Logique synchrone CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 2  Plan de l'exposé :  Les transistors à effet de champ (MOS)  Historique  A grille métallique ou polysilicium  Circuiteries NMOS et CMOS  Technologie des MOS complémentaires  Circuits intégrés  Vers le gigantisme CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 3  Les transistors MOS MOS Attala 1959 CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 4  Histoire des transistor MOS (Métal Oxyde Semiconducteur)  Aussi appelé MOSFET (Field Effect Transistor)  Inventé en 1933 par J. E. Lilienfeld, comme une triode solide, mais pratiquement inutilisable....  Il a fallu attendre 1959 pour que "John" Attala et Dahwon Kahng proposent d'utiliser la silice pour réaliser l'isolant des MOS.  En 1968, Faggin et Klein montrent que l'utilisation du silicium polycristallin pour réaliser les grilles des Transistors MOS les rend plus efficaces  En 1963 Sha et Wanlass proposent l'utilisation de la circuiterie CMOS à base de transistors complémentaires. Celle-ci permet la réalisation de montages à faible consommation CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 5  L'effet de champ CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 6  La capacité MOS (Métal Oxyde Semiconducteur) Métal Isolant Semiconducteur - - - - - - - - - de type N - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 7  La capacité MOS Champ électrique Isolant - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - type N - + + - - - - - - - - - - - - - - - - - - - - - - - - - - CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 8  La capacité MOS Isolant - - - - - - - - - - Les - - - - - - - - - - électrons refluent - - - - - - - - - - - - - - - - - type N - - - - - - - - + + - - - - - - - - - - - - - - - - - - - - - - - - - - CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 9  La capacité MOS Paire Isolant thermique - - - - - - - - - - + - - - - - - - - - - - - - - - - - - - - - - - - - - - type N - - - - - - - - - + + - - - - - - - - - - - - - - - - - - - - - - - - - - CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 10  La capacité MOS Un champ Zone électrique peut inversée en Isolant type p inverser le type - - - - - - - - - - de la surface + + + + + + + + + type P d'un - - - - - - - - - semiconducteur - - - - - - - - - - - - - - - - - type N - - - - - - - - - + L'inversion + - - - - - - - - - - - - - - - - - - - - - - - - - - Le même phénomène se produit dépend de la symétriquement tension avec un substrat appliquée de type p CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 11  VG ( +) Transistor MOS grille  Constitué d'une capacité MOS et de ((polysilicium)) deux électrodes latérales, appelées source et drain. isolant (SiO 2 )  La zone inversée appelle le canal  Peut exister en deux "versions" complémentaires substrat substrat (P) (P) MOS N  Transistor N (si substrat P)  Transistor P (si substrat N) source (N+) canal (N) drain (N+)  La source et le drain sont isolées par des diodes bloquées qui forment des VG (-) capacités parasites avec le substrat grille ((polysilicium)) drain drain isolant (SiO 2 ) grille substrat grille substrat source source substrat (N) MOS P transistor N transistor P source (P+) canal (P) drain (P+) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 12  Caractéristiques d'un transistor MOS CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 13  Le transistor MOS  Le MOS est devenu le composant idéal qui va permettre l'avènement du gigantisme.....  Il existe deux formes de transistor MOS  Les MOS discrets, appelés MOSFET, utilisés comme composants de puissance  Les MOS qui servent de composants actifs (en très grand nombre) dans la quasi totalité des circuits intégrés complexes actuels CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 14  Une évolution "exponentielle"  Avec le transistor MOS, la porte s'ouvre sur les Circuits Intégrés de très grande complexité  Ceux-ci vont être l'objet d'une croissance exponentielle qui a pris tous les experts au dépourvu et qui dure depuis 45 ans sans signes de faiblesse....  Les circuits intégrés ont conquis toutes les branches de l'électronique. Sur quelques cm2, leur complexité dépasse largement tout ce qui était réalisable sous forme d'armoires il y a trente ans.... CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 15  Minimum feature size (microns) 100 Evolution de la 55µm longueur des MOS 12µm 10 6µm Aucun fléchissement 5µm 4µm constaté ! 3µm 2µm 1µm 10 nm ≈ 100 atomes ! 1 800nm 350nm 250nm Pendant encore combien de 180nm temps ce rythme effréné 130nm 0,1 90nm d'évolution technologique va- 65nm 45nm t-il durer ? 32nm 22nm 10nm 0,01 1960 1970 1980 1990 2000 2010 2020 CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 16  Fonctionnement d'un MOS L'entrée d'un MOS est une capacité I drain La commande est une tension appliquée entre la grille et la source. Le courant drain est proportionnel à Vgrille-source – Vseuil V grille-source Les tr P sont généralement moins conducteurs que les Tr N. Ils doivent donc être plus larges (généralement par un facteur voisin de 2) Vseuil V drain-source CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 17  Vitesse des portes CMOS T transit (ps) 10000 Evolution de la vitesse des portes CMOS Perf1/Perf2 ≈(Tech2/Tech1)k 600nm k = 1,38 à 1,45 350nm 100 90nm 10 32nm Techno (nm) 1 1 10 100 10000 CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 18  Circuiterie N MOS CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 19  Circuiterie N MOS Vdd  Utilisée dans les années 1970-80  Dans les premiers MOS déplété microprocesseurs 8 et 16 bits (Conducteur à Vgs=0v)  Proche de la circuiterie RTL bipolaire  La résistance est remplacée par S = (E1 + E2) un MOS déplété, toujours conducteur  La tension de sortie est directement compatible avec la tension d'entée  Permet de la logique matricielle (PLA)  Temps de montée plus lent que le E1 E2 temps de descente  Consomme pour sortir un '0' CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 20  La logique CMOS CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 21  Le MOS vu comme un interrupteur Id  Transistors dits de passage  Mode saturé => R faible Mode bloqué => R ∞ saturé  Comparable à un contact commandé par une tension TrN: Vg=Vdd => Tr saturé => contact fermé Vg=0v => Tr bloqué => contact ouvert bloqué Vd TrP: Vgs=0 Vg=0v => Tr saturé => contact fermé g Vg=Vdd => Tr bloqué => contact ouvert g  Les électrodes source et drain sont s d s d permutables CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 22  Charge d'une capacité  Cas d'un TrN transmettant un signal à1 Vdd 3,3v  Les charges des g portes CMOS sont des d s capacités de ligne et Vgs de grille 3,3v i 0v CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 23  Charge d'une capacité Vdd 3,3v g d s Vgs 2,5v i 0v CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 24  Charge d'une capacité  La tension transmise n'atteint que Vdd-Vseuil  Bonne transmission d'un 0 et mauvaise pour Vdd 3,3v g Vgs Le transistor un 1 cesse de d s 0,6v 2,7v Vdd-Vseuil  Les fronts descendants conduire lorsque sont mieux transmis que Vgs ≤ seuil les fronts montants i=>0  Effet inverse pour un TrP qui transmet bien 0v les 1 et mal les 0 Vt Vdd t CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 25  Réseaux de conduction (de contacts)  Inspirés des logiques à relais...  Fonction (logique) de conduction g3 g1 g2 Arguments => tension des grilles g4  Deux sortes de réseaux  Soit d'un seul type - Si TrN => transmettent bien les 0 - Si TrP => transmettent bien les 1  Soit CMOS (interrupteurs doubles) transmettent tout ! Ne pas confondre: - La logique de niveau (tensions électriques) - La logique de conduction (passant / isolé) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 26  Logique de conduction  Cas des réseaux réalisés avec des Tr N  Transistors en série => conduction = A et B A B  Transistors en parallèle => conduction = A ou B A B CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 27  Logique de conduction  Cas des réseaux réalisés avec des Tr P  Transistors en série => conduction = A et B A B  Transistors en parallèle => conduction = A ou B A B CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 28  Réseaux de conduction CMOS  Pour bien laisser passer les 1 et X les 0, les interrupteurs peuvent X être constitués d'un couple de transistors N et P non X non X  En permutant les signaux de non X commande x et non x, la non X fonction de conduction de l'interrupteur devient non x X X CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 29  Portes classiques: VDD  Elles sont constituées de deux réseaux de conduction qui reçoivent les mêmes Réseau de Tr P entrées et qui sont branchés entre la => fonction de sortie et VDD (1) et GND(0) conduction f*  Fonctionnent en PUSH - PULL Entrées Sortie => f  Les dessins de ces deux réseaux sont duaux: (La porte réalise la fonction f ) Réseau de Tr N  Le réseau de TrN réalise la fonction => fonction de de conduction f. Comme il conduction f transporte GND, sa contribution à la tension de sortie est f GND  Le réseau de TrP réalise la fonction de conduction f(entrées) = f*.  Le dessin du réseau f* peut être Comme il transporte VDD, et que construit par la dualisation série- ses transistors sont sensibles au parallèle du réseau N. complément de leurs entrées, sa contribution au niveau de sortie est  La porte élabore sa fonction en f(entrées) = f permanence (circuiterie statique) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 30  Inverseur  Deux transistors N et P tête-bêche Vdd entre la masse et l'alim.  Les deux grilles reçoivent l'entrée s  Les deux transistors fonctionnent de manière symétrique d  La source du Tr N est connectée à E S d la masse (GND)  La source du Tr P est connectée à s l'alim (Vdd) GND  On suppose les Tr équilibrés CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 31  Porte Nand  Porte statique de base  La dualité fonctionnelle entraîne une dualité série parallèle des réseaux VDD E1 E2 S = (E1.E2) La mise en série des tr E1 nécessite d'accroître leur largeur. Il est donc E2 recommandé d'éviter de VSS mettre des tr P en série CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 32  Porte complexe  ex: porte non et-ou VDD E1 E3 E2 S = (E3. (E1 + E2)) E1 E2 E3 GND CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 33  Logique de connexion  Le potentiel d'un nœud peut être défini par plusieurs réseaux de connexion qui le connectent conditionnellement à des niveaux réseau n logiques existants. a S  Le tableau de vérité de la fonction réseau m logique (en tension) à réaliser peut b être découpé en zones réalisées par des réseaux de connexion indépendants réseau i  Les niveaux logiques amenées par u ces réseaux de connexion ne doivent pas être contradictoires  Les niveaux en sortie peuvent être dégradés, ou vus au travers une résistance importante! CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 34  a b ET Exemples 0 0 0  Porte ET 0 1 0 transistor r2 Si b=1 => S= a => (inter CMOS r1) 1 0 0 interrupteur CMOS r1 Si b=0 => S= 0 => (tr N r2) 1 1 1 b r1 a S  Porte OU r2 Si b=0 => S= a (inter CMOS) Si b=1 => S= 1 (tr P) b b  Gain important de complexité (3 tr)  mais perte de puissance en sortie a S  dessin plus difficile b CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 35  a b ouex Exemples (suite) 0 0 0 0 1 1 interrupteur I  OUEX / NON OUEX 1 0 1 inverseur P 1 1 0 OUEX NON OUEX b b b (b) b b a S a S I P P a S I b b 4 (6) Tr b a a (b) b b L'étage de sortie constitue une sorte L'inverseur qui génère b à partir de b peut d'inverseur alimenté lorsque b=1 / b=0 appartenir au montage amont. CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 36  Portes "trois états" CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 37  Portes trois états  Utilisation de l'état isolé (états: 0, 1, isolé) d'un réseau de connexion.  La déconnexion permet de réaliser:  des sources multiples (exclusives!) exemple: bus  des structures dynamiques (par transport de charge) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 38  Inverseur trois états  Utilisation d'un interrupteur d'isolement séparé ou inclus dans l'inverseur Vdd C C E E C C C E S C CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 39  Logique dynamique CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 40  Logique dynamique  L'entrée capacitive d'une porte peut maintenir de l'information lorsqu'elle est isolée.  Les durées de rétention peuvent durer quelques micro- secondes  L'utilisation de cette technique permet d'élaborer la valeur d'un signal sur plusieurs instants successifs  Utilisée pour simplifier des blocs complexes, par exemple UAL  Permet de réaliser des logiques à circulation de charges (sans consommation!)  Attention aux problèmes de partage de charges! CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 41  Logique à précharge VDD  Fonctionne en deux temps précharge  P Premier temps => précharge systématique de la sortie à une S valeur déterminée (par exemple Vcc) Entrées f  Second temps => décharge conditionnelle de la sortie à la réseau N décharge valeur désirée P  On peut supprimer le transistor de décharge en forçant les entrées à 0 VS  Permet de simplifier fortement la logique  Principal inconvénient => vitesse t minimale de fonctionnement => difficultés pour le test. précharge décharge CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 42  Technologie CMOS CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 43  Circuits sur une tranche  Les circuits sont réalisés collectivement sur la tranche  Le coût de traitement d'un circuit est celui de la tranche divisé par le nombre de circuits bons  Le rendement du procédé technologique se mesure par: λ = nb circuits pot. bons nb de circuits bons CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 44  Insolation circuit par circuit  Les masques sont UV déformés pour permettre le report de motifs de taille Masque inférieure à la longueur d'onde de l'éclairage UV Déplacements de la tranche CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 45  Réalisation d'un inverseur CMOS CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 46  Réalisation des caissons - masquage Masque caisson N Vue en coupe  Processus de photolithographie Oxyde  Etalement de la Résine Photosensible résine photosensible Substrat type P  Masquage et insolation aux UV Vue de dessus Masque caisson N CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 47  Réalisation des caissons – dév. résine  La résine non insolée se dissous dans un solvant organique Vue en coupe Oxyde Résine photosensible Substrat type P CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 48  Réalisation des caissons – gravure  La couche d'oxyde non protégée par la résine est attaquée au plasma Vue en coupe Oxyde Résine photosensible Substrat type P CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 49  Réalisation des caissons – implantation ionique  Des ions phosphore sont projetés sur le circuit  Ils pénètrent dans le flux d'ions phosphore silicium là où il n'est pas protégé par l'oxyde (effet de masquage) Vue en coupe  La profondeur d'implantation dépend Caisson N Oxyde directement de l'énergie des ions Substrat type P  Un recuit permet de reconstruire la structure cristalline CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 50  Réalisation de l'oxyde de champ - masquage Vue en coupe  L'oxyde de champ, Masque zone active aussi appelé "épais" ou FOX (pour Field Caisson N Résine OXyde) sert à Nitrure de Silicium SiN séparer les composants et Substrat type P contacts  Cette étape de Vue de dessus masquage va servir à définir (négativement) les zones d'oxyde de champ Masque zone active CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 51  Réalisation de l'oxyde de champ – gravure du  Le nitrure va servir de nitrure masque pour le développement de l'oxyde de champ Vue en coupe Caisson N Nitrure de Silicium Résine SiN Substrat type P CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 52  Réalisation de l'oxyde de champ - oxydation  Développement de l'oxyde de champ par oxydation à chaud du silicium Vue en coupe Caisson N Nitrure de Silicium SiN FOX Substrat type P four d'oxydation CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 53  Fabrication des grilles – oxyde mince  Elimination du nitrure  Croissance d'une très fine couche d'oxyde par oxydation du substrat Vue en coupe  L'oxyde mince servira d'isolant pour les Caisson N FOX grilles des transistors Oxyde mince Substrat type P CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 54  Fabrication des grilles – masquage du poly Masque polysilicium Vue en coupe  Dépôt de silicium polycristallin (poly)  Masquage des Polysilicium grilles et des Caisson N FOX Résine connexions en poly Oxyde mince Substrat type P Vue de dessus Masque polysilicium CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 55  Fabrication des grilles – gravure du poly  Le poly est gravé là où il n'est pas protégé par de la résine CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 56  Fabrication des grilles – gravure de l'oxyde mince  Le poly sert de masque pour la gravure de l'oxyde mince CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 57  Fabrication des zones actives P – masquage  On fabrique en même temps les sources et les drains des transistors P ainsi que les contacts au substrat CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 58  Fabrication des zones actives P – implantation  On implante les sources et les drains des transistors P ainsi que les contacts au substrat avec des ions bore. Vue en coupe  L'implantation est réalisée dans les Polysilicium zones non protégées Caisson N Résine par la résine Zones P+ Zone P+ Substrat type P CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 59  Fabrication des zones actives N  Le procédé est Vue en coupe similaire à celui utilisé pour réaliser les zones P Caisson N Résine Zones N+  On implante avec Zone N+ Substrat type P du phosphore les sources et les drains des Vue de dessus transistors N ainsi que les contacts au caissons CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 60  La réalité…. Le canal se présente comme un film reliant la source au drain. L La tension grille crée et module l'épaisseur du canal d'où sa conductivité. La taille du transistor est celle de sa grille. C'est la dimension Canal caractéristique de la technologie. CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 61  Fabrication des contacts - masquage  Tout le circuit est recouvert d'une couche épaisse de silice déposée.  La surface de cette couche est rendue plane par abrasion (planéarisation) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 62  Fabrication des contacts – gravure des trous  Les orifices des contacts sont gravés au plasma jusqu'aux couches à connecter (zones actives, Vue en coupe contacts de substrat et de caissons et polysilicium) Silice Résine planéarisée CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 63  Dépôt et gravure du métal 1 Vue en coupe  Le métal est déposé par évaporation.  Il doit descendre dans les orifices des Métal contact (premier niveau)  Il est ensuite gravé par photolithographie Vue de dessus CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 64  Coupe transistor et contacts CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 65  Gravure des via métal1 – métal2 Vue en coupe  Une nouvelle couche de silice épaisse est déposée.  Elle est planéarisée Silice  Les via métal1- planéarisée métal2 sont ensuite gravés par photolithographie Vue de dessus CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 66  Dépôt et gravure du métal 2 Métal Vue en coupe (second niveau)  Une couche de métal2 est ensuite déposée  Elle est ensuite gravée Vue de dessus CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 67  Vue en coupe des interconnexions CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 68  Circuits montés CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 69  Dessin des masques CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 70  Dessin des masques d'un inverseur Contact Métal 1 Poly Si Métal-poly Caisson N GND S Contact Métal-active E Active P E Active N Vdd CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 Transistor N Transistor P diapo 71 Dessin d'une cellule d'unité arithmétique et logique Dimension caractéristique Un transistor ! de la technologie  Dessin manuel (outils graphique de dessin)  Les couches de matériaux sont croisées  Les connexions se font par la simple juxtaposition  Très haute densité, mais beaucoup de travail ! CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 72  Exemple d'assemblage de cellules précaractérisées Les technologies actuelles permettent de superposer le câblage inter-cellules aux cellules elles-mêmes. CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 73  Evolution de la performance des circuits CMOS CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 74  Evolution du nombre de transistors par circuit La progression récente de la complexité des circuits tendrait à outrepasser la loi de Moore ??? CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 75  Evolution des performances (par processeur) Millions d'instructions exécutées par seconde 10000 PENTIUM 4/3G PENTIUM 4/1,5G 1000 PPC 750/350 PENTIUM II/330 ALPHA/300 (specint 92) PPC 604/133 PENTIUM-PRO/133 ALPHA/150 PENTIUM/133 100 PPC 601/66 PENTIUM/66 486/50 486/25 10 386/16 1 84 86 88 90 92 94 96 98 00 02 04 CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 76  Croissance de la puissance consommée d'après Fred Pollack, Intel 1000 Puissance dissipée Cœur de réacteur nucléaire W/cm2 100 P4 3Ghz P4 1,5Ghz PII PIII Plaque de cuisson 10 P Pro Pentium I386 I486 Familles technologiques 1 1.5µ 1µ 0.7µ 0.5µ 0.35µ 0.25µ 0.18µ 0.13µ 0.1µ 0.07µ CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 77  Efficacité processeur nb instr. par  Architecturale cycle d'horloge  Croissance du nb I386 1/8 d'instructions I486 1/2 Pentium 1 exécutées par cycle Pentium Pro 1,5 d'horloge P4 2,5  Thermique  Croissance très rapide Processeur F Techno Conso de la puissance horloge thermique dissipée I386 16 Mhz 1,5µ 3W I486 33 Mhz 1µ 6W Pentium 66 Mhz 0,7µ 13 W P4 Will. 1,5 Ghz 0,18µ 75 W P4 North. 3 Ghz 0,12µ 50 W CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 78  Deux classes de processeurs Puissance consommée W 80 Pentium 4 70 3Ghz Processeurs de forte puissance 60 Pentium 4 1,5Ghz 50 Techno 0.25µ 40 Techno 0.18µ Techno 0.12µ 30 20 10 Pentium III 500Mhz Processeurs faible 0 consommation 0 1000 2000 3000 4000 5000 6000 Performance Mips CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 79  Le coupable! Craig Barret, (ex PDG d'Intel), s'excusant publiquement de ne pas respecter la promesse de cette compagnie de mettre sur le marché un Pentium 4 fonctionnant à 4Ghz! La course à la vitesse est arrêtée...... News.com 19 octobre 2005 à Orlando (Floride USA) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 80  Conception des circuits CMOS CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 81  EVOLUTION DE LA NOTION DE COMPOSANT  Années 1960  Carte de composants discrets  circuit MSI (ex: circuit logique)  Années 1970  Carte de circuits MSI  circuit LSI (ex: microprocesseur 8 bits)  Années 1980  Carte de circuits LSI  circuit VLSI (ex: microcontrôleur)  Années 1990 – 2000  (Petit) système informatique temps réel mono-processeur, mono-circuit et communiquant  Années 2000 – 2010.....  Applications multi-processeurs mono-circuit (SOC) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 82  Problème topologique  Un circuit VLSI est une surface plate de quelques cm² de surface.  Son dessin est la superposition de différents masques  Les motifs: transistors, contacts, fils, sont dessinés à l'échelle nanométrique (actuellement 22nm)  C'est un "dessin qui fonctionne" (relation: fonctionnalité  topologie)  Les composants (transistors) sont inclus dans la topologie  Un CI n'est pas une simple interconnexion de composants CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 83  COMPLEXITE DU DESSIN D'UN CIRCUIT INTEGRE  Le dessin d'un circuit intégré complexe peut être comparé à:  la carte d'un pays carré de 4600Km de coté avec des détails de 10m (ex. routes)  une carte routière de 23m de côté au 1/200 000  une tapisserie de 1200m de côté avec des nœuds au pas de 2,5mm CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 84  Problème topologique (suite)  Les distances relatives sont très importantes  L'organisation globale d'un circuit intégré relève de l'urbanisme  Il existe une différence d'échelle d'environ 104 entre l'intérieur et l'extérieur  mm/nm, pf/ff, ma/µa, ns/ps....  la périphérie du CI et le boîtier effectuent ces translations d'échelle  comparable à la relation électronique électrotechnique CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 85 Monde interne à un circuit intégré Coût d'entrée / sortie très élevé Vitesse X 1000 Densité X 10000 La différence de vitesse et le coût pour entrer ou sortir d'un circuit intégré incite à mettre le maximum de fonctions sur chaque puce  circuits "géants" © F. Anceau, CNAM, Des MOS sept aux2000, CI, ©Page 27 F. Anceau, novembre 2013 diapo 86  Coût de développement d'un circuit VLSI  Le coût de développement d’un nouveau circuit VLSI peut être énorme > 1000 ha  Seule une grande série peut l’amortir (> 1 M/an)  Les séries de beaucoup de produits traditionnels sont beaucoup trop faibles  Seules des positions de monopole permettent de l'atteindre  Il existe plusieurs approches pour concevoir un circuit complexe  Conception plus ou moins automatisée  Optimisation plus ou moins importante CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 87  Coût (énorme) des reprises  Les CI sont dessinés (plus ou moins) automatiquement avec des outils informatiques  Les volumes de données sont gigantesques  La moindre erreur est très coûteuse! (plusieurs millions de $)  (vérifications intensives, amortissement sur de très grandes séries)  Nécessité d'être "bon du premier coup" CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 88 A l'intérieur d'un Pentium 4 (Northwood) (2004) Tech 130-65 nm 55 Mtr 13,8mm 3,4 Ghz 4,9 Gips 15,7mm CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 89  Intel Pentium 4 (Northwood) (2004)  Microprocesseur X86 (pour PC)  Horloge à 3,4 Ghz (limitée!)  55 millions de transistors  4,9 milliard d'instructions par seconde  Exécution "désynchronisée"  Technologie 130 – 65 nm  Circuit de 127mm² (11,27mm x 11,27mm)  Traduction dynamique (matérielle) du code X86  Deux caches de 8 Ko + un cache de 512 Ko (pour le code traduit) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 90  Circuit conçu automatiquement CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 91  Evolution du prix des circuits complexes Prix $ par 10 000 quantité Echelle de valeurs (variable) 1 000 PP200/256K P90 P120 1/10 100 4 4 4 5 5 5 6 6 6 6 7 /9 /9 /9 /9 /9 /9 /9 /9 /9 /9 /9 06 04 07 06 12 03 09 11 01 10 01 CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 92  Multiprocesseurs monolithiques Appelé Multi Cores Meilleure communication cache- processeur Réduit le débit entre le circuit et le monde extérieur Intel – AMD Dual Core ex: AMD Dual Core CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 93  Super-ordinateur monolithique  CELL  Sony-Toshiba-IBM 1 processeur Power 64bits 8 processeurs "esclaves"  Technologie 90nm SOI 14,5 mm2  Plusieurs Giga Hertz......  Utilisé dans des serveurs et dans des consoles de jeu CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 94  Circuits "System On Chip"  Circuits privés géants  Assemblage de composants-systèmes autour d'un système de bus  Processeurs universels et spécialisés  Mémoires vives et flash  Interfaces d'entrées / sorties - Communication – Interfaces externes (Internet, USB, WiFi, BlueTooth....) – Fibres optiques - organes de visualisation (écrans) - Interface d'entrée (clavier à touches ou sensitifs) - Interfaces parallèles spécifiques -......  GPS, accéléromètres et gyromètres  Appareil photographiques et caméras  Blocs pré-conçus (IP) par d'autres acteurs  Création de plates-forme standards spécialisables par logiciel ex : Smart-Phones, Tablettes...... CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 95  BULL AURIGA 2 Processeur DPS7000 1993 4,7Mtr CMOS 0,5 µm Clayes-sous-bois (78) CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 96  Règle générale (Loi d'évolution de l'électronique (?)  Abandon (progressif) des solutions opératoires physiques et analogiques au profit de dispositifs de base "idéaux" permettant de construire logiquement les fonctions nécessaires. Ces dispositifs doivent être (rapides, petits, compatibles entrés-sorties, dualité, seuils, fonctionnent en environnement "humain")  Remplacement du physique par du construit, de l'analogique par du numérique  exemples d'abandon de technologies : - Mécanique (fragilité, usure, lenteur). - Mémoires physiques (Hystérésis et résistances négatives) (signaux de sortie trop faibles). - Calcul optique ex : diffraction pour réaliser des FFT (analogique, d'où des convertisseurs). - Supraconductivité (fonctionnement à très basse température) - Lumière pour des connexions internes aux CI (taille des dispositifs, régénération nécessaire).  Abandon de dispositifs  Effectifs : mémoires à tores, afficheurs à tube, tubes électroniques.  Programmés : disques magnétiques.  Probables : machines optiques, dispositifs à supraconducteurs, mémoires magnétiques….. CNAM, Des MOS aux CI, © F. Anceau, novembre 2013 diapo 97