USTO’MB 2024-2025 TD5-2 Organisation des Mémoires : Codage des adresses PDF
Document Details

Uploaded by EasierChrysoberyl775
2024
USTO’MB
Tags
Summary
This document is a past paper from USTO’MB 2024 for the course "Organisation des Mémoires : Codage des adresses". The paper includes exercises on memory organization, capacity calculation, and logical equations for chip selection.
Full Transcript
# USTO’MB 2024-2025 ## TD5-2 Organisation des Mémoires : Codage des adresses ### Exercice 1 - On donne le schéma de connexion de deux mémoires avec un microprocesseur de 16 bits d’adresses et 8 bits de données. - A diagram of a micro-processor connected to 2 memories, RAM1 and ROMI, is given. -...
# USTO’MB 2024-2025 ## TD5-2 Organisation des Mémoires : Codage des adresses ### Exercice 1 - On donne le schéma de connexion de deux mémoires avec un microprocesseur de 16 bits d’adresses et 8 bits de données. - A diagram of a micro-processor connected to 2 memories, RAM1 and ROMI, is given. - **1- Donner la capacité de chaque mémoire en kbits et en koctets.** - **2- On veut adresser la mémoire RAM1 à partir de l’adresse 0000H et la ROMI à partir de l’adresse E000H.** ##### a. Compléter le tableau suivant, en indiquant dans la troisième colonne l’adresse la plus basse et l’adresse la plus haute. | Adr. en Hexa | A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 | RAMI | ROMI | |--------------|----------------------------------------------------------|-------|-------| | Adr. basse | | | | | Adr. haute | | | | ##### b- Donner les équations logiques des lignes CS1 et CS4 en fonction des lignes d’adresses A15, A14 et A13. ### Exercice 2 - A diagram of a chip with 4 parts, each part having inputs/outputs A, B, C, D, CS, RW is given. - **1. Donner le type et la capacité en octet et en bits de chacun des mémoires** - **2. Quelle est la capacité totale qu’on puisse obtenir ?** - **3. Affecter une plage d’adressage à chacun des circuits mémoires pour sélectionner un circuit à la fois.** ### Exercice 3 - A diagram of a micro-processor connected to 3 memories, A, B, C is given. - **1- Quel est le rôle des lignes d’adresses A15, A14 et A13 ?** - **2- Quel est le rôle des lignes d’adresses A12 à A0 ?** - **3- Sachant que la dimension des mots mémoire est de 8 bits, donner la capacité des boîtiers 1 et 2 en Koctets ?** - **4- Sachant que le chip select (CS) des 3 boîtiers est actif au niveau bas, donner les équations de CSA, CSB et CSC et remplir le tableau ci-dessous :** | Boitier | A15 | A14 | A13 | A12 | A11 | A10 | A9 | A8 | A7 | A6 | A5 | A4 | A3 | A2 | A1 | A0 | Plage d'adresses | |---------|-----|-----|-----|-----|-----|-----|----|----|----|----|----|----|----|----|----|----|-------------------| | A | | | | | | | | | | | | | | | | | | | B | | | | | | | | | | | | | | | | | | | C | | | | | | | | | | | | | | | | | |