Week #14 - Flip Flop.pdf

PERTEMUAN 14 Flip-Flop Aulyah Zakilah Ifani  PENDAHULUAN → Flip-flop merupakan rangkaian yang dapat memiliki output dengan dua keadaan berlainan yang stabil pada saat yang sama. → Rangkaian ini umum digunakan pada elemen memori, counter, register dan sebagainya →...

PERTEMUAN 14 Flip-Flop Aulyah Zakilah Ifani  PENDAHULUAN → Flip-flop merupakan rangkaian yang dapat memiliki output dengan dua keadaan berlainan yang stabil pada saat yang sama. → Rangkaian ini umum digunakan pada elemen memori, counter, register dan sebagainya → Flip-flop dikelompokan atas beberapa jenis RS, JK, D dan T.  PENDAHULUAN → Flip-flop memiliki 2 kondisi output yang stabil dan saling berlawanan → Perubahan dari setiap keadaan output dapat terjadi jika diberikan trigger pada flip-flop tersebut. → Triggernya berupa sinyal logika 1 & 0 yang kontinyu → Flip-flop terdiri dari dua yang saling berlawanan yaitu Q dan Q’ A. SR Flip-flop → Merupakan dasar dari flip-flop jenis lain dengan dua output yang saling berlawanan yaitu Q dan 𝑄’ dan dua buah input yaitu R (reset) dan S (set). → Terdapat dua jenis SR-FF yang tanpa menggunakan Clock dan dengan menggunakan clock → Perbedaan dasar dari kedua jenis SR tersebut adalah perubahan output berikutnya akan terjadi dengan atau tanpa adanya clock/trigger. → SR-FF tanpa clock, setiap perubahan yang diberikan Pada input S dan R akan menyebabkan terjadinya perubahan output menuju keadaan berikutnya → SR-FF dengan clock, outputnya baru akan memberikan respon menuju output berikutnya jika input T diberi Trigger A. SR Flip-flop → Set – Reset Flip-flop Gerbang Nor S R Q Q’ Comments Tidak 0 0 Q Q’ berubah 0 1 0 1 Reset 1 0 1 0 Set Tidak 1 1 0 0 diperkenan kan A. SR Flip-flop → Set-reset Flip-flop Gerbang Nand S R Q Q’ Comments Tidak 0 0 Q Q’ berubah 0 1 0 1 Reset 1 0 1 0 Set Tidak 1 1 0 0 diperkenan kan  Timing Analysis S-R Flip-Flop SOAL Tentukan Output dari Timing diagram rangkaian S-R Flip-Flop dibawah ini Comment S R Q Q’ s Tidak 0 0 Q Q’ berubah 0 1 0 1 Reset 1 0 1 0 Set Tidak 1 1 0 0 diperkena nkan GATED S-R FLIP-FLOP → Flip-flop harus dipasang secara sinkron dengan unit lain dan sesuai dengan clocknya → SR-FF dengan clock, outputnya baru akan memberikan respons menuju output berikutnya jika input T diber trigger → Jika clock bernilai 1 maka kondisi output akan berubah sesuai dengan perubahan input SR-nya → Jika clock bernilai 0 kondisi output tetap pada kondisi sebelumnya, meskipun nilai input S dan R nya diubah-ubah GATED S-R FLIP-FLOP GATED S-R FLIP-FLOP G S R Q Q’ Comments } 0 0 0 Q Q’ Hold 0 0 1 Q Q’ Hold S-R input disabled 0 1 0 Q Q’ Hold 0 1 1 Q Q’ Hold } 1 0 0 Q Q’ Hold 1 0 1 0 1 Reset S-R input 1 1 0 1 0 Set enabled 1 1 1 0 0 Unused Soal Tentukan output Q jika diberikan rangkaian Gated-SR Fip-flop Soal Tentukan output Q jika diberikan rangkaian Gated-SR Fip-flop B. D Flip-Flop → Berasal dari kata delay yang mempunyai satu masukan dan banyak dipakai sebagai sel memori pada komputer dilengkapi dengan trigger pada masukan → Kelemahan RS flip-flop adalah adanya keadaan illegal → Untuk mengatasi hal tersebut SR flip-flop dikembangkan menjadi D flip flop yang hanya memiliki keadaan set, reset, memori B. D Flip-Flop T D Q Q’ 0 X Q Q’ 1 0 0 1 1 1 1 0 GATED D FLIP-FLOP → Gated D flip-flop dibentuk dari gated S-R flip-flop ditambah dengan inventer → Ketika G bernilai High, maka Q akan meneruskan nilai D → Ketika G bernilai Low, maka Q akan berstatus ‘latched’ atau Q bernilai konstan melanjutkan output sebelumnya B. J-K Flip-Flop → J-K FF : pengembangan dari SS FF yang tidak mengizinkan pemberian masukan R=S=1, dan paling banyak digunakan Master-Slave J-K Flip Flop Master – Slave Flip Flop → Jika Clock diberi input 1 , gerbang AND 1 dan 2 akan aktif, SR – FF ke 1 (Master) akan menerima data yang dimasukkan melalui J dan K, sementara gerbang AND 3 dan 4 tidak aktif (menghasilkan outpu 0) sehingga SR FF ke 2 (Slave) tidak ada respons. → Jika clock diberi input 0, gerbang 3 dan 4 akan aktif, Slave akan mengeluarkan output di Q dan Q’, sementara Master tidak merespon input, krna gerbang 1 dan 2 tidak aktif. Master-Slave J-K Flip Flop Soal Latihan Soal → Untuk master-slave J-K flip flop Latihan Soal → Untuk master- slave J-K flip flop Edge-Triggered J-K Flip-Flop → Transisi output Q untuk positive edge-triggered flip-flop jika inout Cp berubah dari Low ke High → Untuk Negative edge-triggered flip-flop, Transisi output Q terjadi jika inout Cp’ berubah dari High ke Low Negatif Edge-Triggered J-K Flip-Flop Soal  REFERENSI 1. Utama Ronald J. Tocci, Digital Systems Principles and Applications , Prentice-Hall 2. Pendukung Computer Organization and Design, Fifth Edition, David Patterson and John Hennessy (Morgan Kaufmann, 2013) Schaum's Outline of Theory and Problems of Digital Principles, Third Edition, Roger L. Tokheim, (McGraw-Hill)  Terima Kasih Do you have any questions? [email protected] 082293705021 CREDITS: This presentation template was created by Slidesgo, including icons by Flaticon, infographics & images by Freepik and illustrations by Presentation By AZI Stories  → Rangkaian Paralel Adder merupakan rangkaian penjumlahan dari dua bilangan yang telah dikonversikan ke dalam bentuk biner. PARALEL ADDER → Contoh : ada dua buah register A dan B, masing- masing register terdiri dari 4 bit biner : A3A2A1A0 dan B3B2B1B0 Integrated-Circuit J-K Flip-Flop → Transisi output Q untuk positive edge-triggered flip-flop jika inout Cp berubah dari Low ke High → Untuk Negative edge-triggered flip-flop, Transisi output Q terjadi jika inout Cp’ berubah dari High ke Low