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Questions and Answers
Quelle est la fonction principale d'une entité dans le code VHDL?
Quelle est la fonction principale d'une entité dans le code VHDL?
- Définir le comportement interne du circuit.
- Représenter les connexions internes des composants.
- Spécifier les contraintes de temps pour la simulation.
- Représenter le boîtier extérieur et les ports du circuit. (correct)
Quel est le but principal d'une architecture dans le code VHDL?
Quel est le but principal d'une architecture dans le code VHDL?
- Définir les librairies à utiliser.
- Spécifier les ports d'entrée et de sortie.
- Déclarer les signaux globaux du design.
- Définir le comportement du circuit. (correct)
Quelle est la principale différence entre un code VHDL synthétisable et un code non-synthétisable?
Quelle est la principale différence entre un code VHDL synthétisable et un code non-synthétisable?
- Le code synthétisable utilise moins de ressources.
- Le code synthétisable est plus facile à simuler.
- Le code synthétisable peut être implémenté sur un FPGA. (correct)
- Le code non-synthétisable est plus performant en simulation.
Pourquoi les instructions manipulant le temps, comme wait for x, sont-elles considérées comme non-synthétisables?
Pourquoi les instructions manipulant le temps, comme wait for x, sont-elles considérées comme non-synthétisables?
Quel est le rôle principal d'un banc de test (testbench) en VHDL?
Quel est le rôle principal d'un banc de test (testbench) en VHDL?
Dans le contexte d'un banc de test VHDL, qu'est-ce que le stimulus?
Dans le contexte d'un banc de test VHDL, qu'est-ce que le stimulus?
Comment les actions dans un stimulus d'un banc de test sont-elles exécutées?
Comment les actions dans un stimulus d'un banc de test sont-elles exécutées?
Quelle est la librairie standard IEEE principalement utilisée pour la logique standard en VHDL?
Quelle est la librairie standard IEEE principalement utilisée pour la logique standard en VHDL?
Dans une déclaration de port VHDL, quelle est la signification du mot-clé in?
Dans une déclaration de port VHDL, quelle est la signification du mot-clé in?
Dans une instanciation de composant VHDL, quelle est la fonction de la clause port map?
Dans une instanciation de composant VHDL, quelle est la fonction de la clause port map?
Flashcards
Qu'est-ce qu'une entité en VHDL?
Qu'est-ce qu'une entité en VHDL?
Représente le boîtier extérieur du circuit.
Qu'est-ce qu'une architecture en VHDL?
Qu'est-ce qu'une architecture en VHDL?
Représente le comportement interne du circuit.
Qu'est-ce qu'un banc de test (Testbench)?
Qu'est-ce qu'un banc de test (Testbench)?
Un design VHDL utilisé pour simuler le circuit avec des valeurs d'entrée et analyser son comportement.
Qu'est-ce que le stimulus dans un banc de test?
Qu'est-ce que le stimulus dans un banc de test?
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Qu'est-ce qu'un code synthétisable?
Qu'est-ce qu'un code synthétisable?
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Qu'est-ce qu'un code non-synthétisable?
Qu'est-ce qu'un code non-synthétisable?
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Quels sont des exemples d'instructions non-synthétisables?
Quels sont des exemples d'instructions non-synthétisables?
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Study Notes
- La structure du code VHDL est divisée en trois sections principales.
Librairies
library IEEEest une librairie numérique standard.use IEEE.STD_LOGIC_1164.ALLest utilisé pour la librairie IEEE.use IEEE.NUMERIC_STD.ALLest utilisé pour la librairie arithmétique.
Entité
- L'entité représente le boîtier extérieur du circuit.
entity Circuit1 isdéfinit le nom de l'entité comme "Circuit1".- La structure des ports est définie par
[Nom] : [direction] [Type] := [valeur par défaut (optionnel)]. - Exemple de définition de port:
Port (A: in STD_LOGIC; B : in STD_LOGIC; C: in STD_LOGIC; Y: out STD_LOGIC);
Architecture
- L'architecture représente le comportement du circuit.
architecture Behavioral of Circuit2 isdéfinit l'architecture avec un nom et correspond au comportement de l'entité Circuit2.- La sous-section "definition" inclut composant, signaux et constantes.
- Exemple de définition de composant:
component Circuit1 port(
A: in STD_LOGIC;
B: in STD_LOGIC;
C: in STD_LOGIC;
Y: out STD_LOGIC);
end component;
- Exemple de signal :
signal wiresig : STD_LOGIC; - La sous-section "comportement" inclut instanciation, opérations et connections.
- Exemple d'instanciation:
U1: Circuit1 port map(
A => AT,
B => BT,
C => wiresig,
Y => YT);
- Exemple de connection:
wiresig <= CT and DT;
Banc de Test (Testbench)
- Un banc de test est un design VHDL utilisé pour simuler un circuit avec des valeurs d'entrée et étudier son comportement.
- Le stimulus est une liste séquentielle d'actions pour la simulation, notamment pour modifier les valeurs d'entrée.
Synthétisable vs non-synthétisable
- Un code est synthétisable s'il peut être interprété par le FPGA et correspond à un circuit.
- Un code non-synthétisable ne peut pas être interprété par le FPGA et ne peut pas être reproduit avec un circuit.
- Les instructions manipulant le temps, comme "wait for x" et "after x", sont non-synthétisables.
- Ces instructions peuvent être utilisées en simulation, mais ne peuvent pas programmer une carte de développement car il n'existe pas de représentation du temps avec des transistors.
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