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Questions and Answers
Quelle est la portée des entiers en VHDL ?
Quelle est la portée des entiers en VHDL ?
- De 0 à 255 (correct)
- De 0 à 511
- De 0 à 1023
- De -128 à 127
Le type 'natural' est un sous-groupe de quel type ?
Le type 'natural' est un sous-groupe de quel type ?
- Integer positif ou nul (correct)
- Integer
- Integer négatif
- Flottants
Quel symbole représente un signal non initialisé dans VHDL ?
Quel symbole représente un signal non initialisé dans VHDL ?
- 'Z'
- '0'
- 'U' (correct)
- 'X'
Quelle est la meilleure pratique en matière d'initialisation d'un registre en VHDL ?
Quelle est la meilleure pratique en matière d'initialisation d'un registre en VHDL ?
Quel est le type de 'LED_BUS_WIDTH' dans la définition de l'entité ?
Quel est le type de 'LED_BUS_WIDTH' dans la définition de l'entité ?
Le quel de ces signaux est un signal de haute impédance ?
Le quel de ces signaux est un signal de haute impédance ?
Que désigne 'W' dans les types de signaux std_logic ?
Que désigne 'W' dans les types de signaux std_logic ?
Dans une architecture VHDL, quelle affirmation est vraie concernant les constantes ?
Dans une architecture VHDL, quelle affirmation est vraie concernant les constantes ?
Quelle est la définition correcte d'une entité en VHDL ?
Quelle est la définition correcte d'une entité en VHDL ?
Quel est le rôle du port 'i_rst_n' dans la déclaration d'entité ?
Quel est le rôle du port 'i_rst_n' dans la déclaration d'entité ?
Quel est le format général d'un fichier VHDL ?
Quel est le format général d'un fichier VHDL ?
Quel type de signal est défini par 'i_pb : in std_logic_vector(1 downto 0)' ?
Quel type de signal est défini par 'i_pb : in std_logic_vector(1 downto 0)' ?
Quelle librairie VHDL est recommandée pour éviter la librairie std_logic_arith ?
Quelle librairie VHDL est recommandée pour éviter la librairie std_logic_arith ?
Quel est le rôle d'une entity dans un fichier VHDL ?
Quel est le rôle d'une entity dans un fichier VHDL ?
Quelle est la portée d'un tableau défini en VHDL dans un signal std_logic_vector ?
Quelle est la portée d'un tableau défini en VHDL dans un signal std_logic_vector ?
Quelle est la fonction principale d'une architecture dans un fichier VHDL ?
Quelle est la fonction principale d'une architecture dans un fichier VHDL ?
Quels types de signaux peut-on définir dans une entity ?
Quels types de signaux peut-on définir dans une entity ?
Quel est l'avantage d'avoir un composant par fichier en VHDL ?
Quel est l'avantage d'avoir un composant par fichier en VHDL ?
Quelle valeur n'est pas un type pour std_logic en VHDL ?
Quelle valeur n'est pas un type pour std_logic en VHDL ?
Quel type de structure est généralement associée à l'architecture d'un composant VHDL ?
Quel type de structure est généralement associée à l'architecture d'un composant VHDL ?
Flashcards
integer range 0 to 255
integer range 0 to 255
Un type de données qui représente un nombre entier qui peut prendre des valeurs de 0 à 255.
natural
natural
Un sous-groupe d’integer positif ou nul.
positive
positive
Un sous-groupe de natural strictement positif.
std_logic
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std_logic 'U'
std_logic 'U'
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std_logic 'X'
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std_logic '0'
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std_logic '1'
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std_logic 'Z'
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std_logic 'W'
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Librairie IEEE (VHDL)
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Composant (VHDL)
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Entity (VHDL)
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Architecture (VHDL)
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Integer (VHDL)
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Port (VHDL)
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Inout (VHDL)
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Study Notes
Présentation du cours
- Le sujet est LINUX FPGA et les bases de VHDL.
- Le conférencier est Laurent Fiack, et son adresse courriel est [email protected].
- Le bureau du conférencier est D212.
- L'établissement est l'ENSEA.
Sommaire du cours
- Bases de VHDL
- Le multiplexeur
- Combinatoire vs. Séquentiel
- La bascule D synchrone
- Instanciation et conception hiérarchique
- Base du banc de test
- TD : algorithme simple
Bases de VHDL
-
Un fichier VHDL est généralement composé de 3 zones :
- Inclusion de bibliothèques (par ex. IEEE)
- Définition de l'entité (
entity) : spécifie les entrées, sorties et paramètres. - Définition de l'architecture (
architecture) : décrit le comportement interne du composant.
-
Important : 1 composant par fichier, pour une meilleure organisation et lisibilité.
Les bibliothèques
- La bibliothèque
ieee.std_logic_1164.allest standard et fournit des types logiques. - La bibliothèque
ieee.numeric_std.allest importante pour les types numériques. - La librairie
std_logic_arithn'est PAS standard. Préféreznumeric_std.
L'entité (entity)
- Exemple de déclaration:
entity nom_composant is
port (
i_clk : in std_logic;
i_rst_n : in std_logic;
i_pb : in std_logic_vector(1 downto 0);
o_led : out std_logic_vector(7 downto 0)
);
end entity nom_composant;
--marque un commentaireport: définit les ports d'entrée-sortie.- Typage des ports :
in,out,inout.
Les types en VHDL
std_logic: type logique (U, X, 0, 1, Z, W, L, H, -).std_logic_vector: vecteur de bits du typestd_logic.integer,natural,positive: types numériques.
Opérateurs logiques
or,and,not,xor,xnor,nand,nor: opératoeurs logiques standard surstd_logicetstd_logic_vector.
TD 1 (exemple de circuit)
- Créer un composant
td1pour le circuit fourni, respecter les noms de signaux.
TD 1 (aide supplémentaire)
- Décrire une solution au circuit donné en utilisant les opérateurs logiques.
TD 2 (Instanciation et conception hiérarchique)
- Créer ou instancier un autre composant dans un composant VHDL.
Base du banc de test
- Un banc de test (
testbench) est un code VHDL qui permet de tester un composant VHDL. - Il n'a pas besoin d'être synthétisable.
- Il n'a pas d'entrées/sorties.
- L'entité (
entity) du banc de test est vide. - Des exemples de génération de signaux sont présentés.
(A)LU
- Unité Arithmétique et Logique (ALU) qui réalise les calculs.
- Fonctionnement basé sur des bus d'entrée/sortie et des opérations logiques.
Registres de contexte
- Structure qui contient des registres de travail.
- Prise en charge de plusieurs ports d'entrées/sorties avec bus de données et adresses.
TD Shift register
- Un exercice pour créer un circuit qui retarde un signal d'horloge de 4 cycles.
- Inclut la conception du schéma, le code VHDL et le banc de test.
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Description
Ce quiz couvre les bases de VHDL et l'utilisation de LINUX FPGA. Vous explorerez des sujets tels que les multiplexeurs, les architectures, et les composants VHDL. Testez vos connaissances et préparez-vous à la conception logique.
