Bases de VHDL et LINUX FPGA

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Questions and Answers

Quelle est la portée des entiers en VHDL ?

De 0 à 255 (correct)

De 0 à 511

De 0 à 1023

De -128 à 127

Le type 'natural' est un sous-groupe de quel type ?

Integer positif ou nul (correct)

Integer

Integer négatif

Flottants

Quel symbole représente un signal non initialisé dans VHDL ?

'Z'

'0'

'U' (correct)

'X'

Quelle est la meilleure pratique en matière d'initialisation d'un registre en VHDL ?

Il est préférable d'initialiser un registre Signup and view all the answers

Quel est le type de 'LED_BUS_WIDTH' dans la définition de l'entité ?

positive Signup and view all the answers

Le quel de ces signaux est un signal de haute impédance ?

'Z' Signup and view all the answers

Que désigne 'W' dans les types de signaux std_logic ?

Un signal faible indéterminé Signup and view all the answers

Dans une architecture VHDL, quelle affirmation est vraie concernant les constantes ?

Elles doivent être initialisées Signup and view all the answers

Quelle est la définition correcte d'une entité en VHDL ?

Une spécification de composants Signup and view all the answers

Quel est le rôle du port 'i_rst_n' dans la déclaration d'entité ?

Entrée de réinitialisation Signup and view all the answers

Quel est le format général d'un fichier VHDL ?

Inclusion de librairies, entity, architecture Signup and view all the answers

Quel type de signal est défini par 'i_pb : in std_logic_vector(1 downto 0)' ?

Un signal d'entrée sur 2 bits Signup and view all the answers

Quelle librairie VHDL est recommandée pour éviter la librairie std_logic_arith ?

numeric_std Signup and view all the answers

Quel est le rôle d'une entity dans un fichier VHDL ?

Définir les entrées et sorties Signup and view all the answers

Quelle est la portée d'un tableau défini en VHDL dans un signal std_logic_vector ?

0 à 7 Signup and view all the answers

Quelle est la fonction principale d'une architecture dans un fichier VHDL ?

Décrire la structure interne du composant Signup and view all the answers

Quels types de signaux peut-on définir dans une entity ?

In, out, inout, buffer, linkage Signup and view all the answers

Quel est l'avantage d'avoir un composant par fichier en VHDL ?

Améliore la lisibilité et la maintenance Signup and view all the answers

Quelle valeur n'est pas un type pour std_logic en VHDL ?

'E' Signup and view all the answers

Quel type de structure est généralement associée à l'architecture d'un composant VHDL ?

Description comportementale Signup and view all the answers

Study Notes

Présentation du cours

Le sujet est LINUX FPGA et les bases de VHDL.
Le conférencier est Laurent Fiack, et son adresse courriel est [email protected].
Le bureau du conférencier est D212.
L'établissement est l'ENSEA.

Sommaire du cours

Bases de VHDL
Le multiplexeur
Combinatoire vs. Séquentiel
La bascule D synchrone
Instanciation et conception hiérarchique
Base du banc de test
TD : algorithme simple

Bases de VHDL

Un fichier VHDL est généralement composé de 3 zones :
- Inclusion de bibliothèques (par ex. IEEE)
- Définition de l'entité (entity) : spécifie les entrées, sorties et paramètres.
- Définition de l'architecture (architecture) : décrit le comportement interne du composant.
Important : 1 composant par fichier, pour une meilleure organisation et lisibilité.

Les bibliothèques

La bibliothèque ieee.std_logic_1164.all est standard et fournit des types logiques.
La bibliothèque ieee.numeric_std.all est importante pour les types numériques.
La librairie std_logic_arith n'est PAS standard. Préférez numeric_std.

L'entité (`entity`)

Exemple de déclaration:

entity nom_composant is
port (
  i_clk : in std_logic;
  i_rst_n : in std_logic;
  i_pb : in std_logic_vector(1 downto 0);
  o_led : out std_logic_vector(7 downto 0)
);
end entity nom_composant;

-- marque un commentaire
port : définit les ports d'entrée-sortie.
Typage des ports : in, out, inout.

Les types en VHDL

std_logic : type logique (U, X, 0, 1, Z, W, L, H, -).
std_logic_vector : vecteur de bits du type std_logic.
integer, natural, positive: types numériques.

Opérateurs logiques

or, and, not, xor, xnor, nand, nor : opératoeurs logiques standard sur std_logic et std_logic_vector.

TD 1 (exemple de circuit)

Créer un composant td1 pour le circuit fourni, respecter les noms de signaux.

TD 1 (aide supplémentaire)

Décrire une solution au circuit donné en utilisant les opérateurs logiques.

TD 2 (Instanciation et conception hiérarchique)

Créer ou instancier un autre composant dans un composant VHDL.

Base du banc de test

Un banc de test (testbench) est un code VHDL qui permet de tester un composant VHDL.
Il n'a pas besoin d'être synthétisable.
Il n'a pas d'entrées/sorties.
L'entité (entity) du banc de test est vide.
Des exemples de génération de signaux sont présentés.

(A)LU

Unité Arithmétique et Logique (ALU) qui réalise les calculs.
Fonctionnement basé sur des bus d'entrée/sortie et des opérations logiques.

Registres de contexte

Structure qui contient des registres de travail.
Prise en charge de plusieurs ports d'entrées/sorties avec bus de données et adresses.

TD Shift register

Un exercice pour créer un circuit qui retarde un signal d'horloge de 4 cycles.
Inclut la conception du schéma, le code VHDL et le banc de test.

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Description

Ce quiz couvre les bases de VHDL et l'utilisation de LINUX FPGA. Vous explorerez des sujets tels que les multiplexeurs, les architectures, et les composants VHDL. Testez vos connaissances et préparez-vous à la conception logique.