Past Paper: WSC Questions - PDF

WSC – pytania 1.Koncepcja wielokrotnego użycia metodologii OVM nie polega na -utworzeniu kilku obiektów weryfikacyjnych tej samej klasy w środowisku weryfikacyjnym, -wykorzystaniu tych samych komponentów z różną konfiguracją, -wykorzystaniu tego samego interfejsu do komunikacji między różnymi ko...

WSC – pytania 1.Koncepcja wielokrotnego użycia metodologii OVM nie polega na -utworzeniu kilku obiektów weryfikacyjnych tej samej klasy w środowisku weryfikacyjnym, -wykorzystaniu tych samych komponentów z różną konfiguracją, -wykorzystaniu tego samego interfejsu do komunikacji między różnymi komponentami, -wykorzystaniu utworzonego środowiska do wywołania rożnych testów 2.Komponentem testującym nie zaimplementowanym w bibliotekach OVM jest: -monitor, -debuger, -sterownik, -generator sekwencji 3.Weryfikacja formalna może polegać na: -porównaniu urządzenia z modelem matematycznym, -sprawdzeniu reakcji układu na przykładowe pobudzenia, -analizie zsyntezowanego układu metodami teorii obwodów, -debugowaniu kodu VHDL 4.Sprawdzanie równoważności w układach sekwencyjnych nie może być wykonane na podstawie: -porównania stanu wejść i wyjść bez analizy interakcji między stanami maszyny, -dopasowania zgodnych rejestrów, -symulacji opartej na analizie przejść między stanami maszyny, -transformacji do postaci układu kombinacyjnego 5.Jeśli podczas sprawdzania układu sekwencyjnego metodą sprawdzania modelu, wyjście automatu wynikowego zawiera kilka elementów, to można stwierdzić, że automat działa zgodnie ze specyfikacją. -fałsz 6.Binarny diagram decyzyjny przed redukcją zawsze reprezentuje postać kanoniczną funkcji boolowskiej -fałsz 7.W module weryfikującym w języku Verilog: -blok initial jest wykonywany tylko raz, po skończeniu działania bloków always, -blok initial jest wykonywany w nieskończonej pętli, -blok initial jest wykonywany tylko raz, -blok always jest wykonywany tylko raz, po skończeniu działania bloków initial 8.W trakcie symulacji w języku Verilog obserwację sygnałów/zmiennych można wykonać: -w postaci graficznej po wywołaniu funkcji $display, -w konsoli tekstowej po wywołaniu funkcji $fmonitor, -w konsoli tekstowej po wywołaniu funkcji $monitor, -w postaci graficznej po wywołaniu funkcji $fdisplay 9.Reprezantacja funkcji Boolowskiej w postaci diagramu AIG może zawierać operatory: -OR i NOT, -AND i NOT, -XOR i NOT, -XOR i AND 10.Język VHDL nie pozwala na opis sprzętu: -na poziomie tranzystorów, -na poziomie bramek, -na poziomie transferów międzyrejestrowych, -na poziomie behawioralnym 11.Największą szybkość symulacji można uzyskać przy wykorzystaniu: -emulacji sprzętowych, -symulacji losowych, -symulacji opartych na cyklach, -symulacji opartych na zdarzeniach 12.W metodzie SAT wykorzystuje się: -transformację Kripke’go, -reprezentację funkcji logicznych w postaci CNF, -reprezentację funkcji logicznych w postaci sumacyjnej, -reprezentację funkcji logicznych w postaci różnicowej 13.System Verilog: -Jest obiektowym językiem, -pozwala tylko na tworzenie implementacji sprzętu, -pozwala tylko na tworzeniu środowiska testującego, -jest językiem niskiego poziomu 14.Asercje to: -elementy środowiska testującego pozwalające na wprowadzanie dodatkowych danych, -fragmenty implementacji w kodzie HDL informujące o konieczności wprowadzenia danych, -fragmenty implementacji w kodzie HDL będące wykonywalną specyfiką systemu (imo to, asercja może przerwać działanie symulacji) -elementy środowiska testującego pozwalające na sprawdzenie krytycznych funkcji urządzenia (ta odpowiedź bardziej pasuje ale z tego co wiem to była błędna) 15.Człony postaci normalnej iloczynowej (CNF) połączone są operatorem: -Koniunkcji 16.Redukcja diagramu BDD: -umożliwia doprowadzenie diagramu do postaci kanonicznej, -nie prowadzi do uproszczenia diagramu, -polega na wprowadzaniu duplikatów węzłów do diagramu, 17.W weryfikacji opartej na sprawdzaniu modelu: -poszukuje się części wspólnej wyrażeń atomowych modelu i zanegowanej specyfikacji Automatu 18.Cechą logiki temporalnej w stosunku do logiki Boolowskiej jest możliwość tworzenia opisu: -układów logicznych w dziedzinie czasu 19.Symulacje symboliczne polegają na transformacji funkcji logicznych w postaci formuły CNF i ich analizie na podstawie transformacji odwrotnej -fałsz 20.Komponentem domeny analizującej w OVM jest: -monitor 21.Metodą symulacji symbolicznych nie można testować układów sekwencyjnych -fałsz 22.Asercja informuje do jakiej technologii powinien być mapowany układ cyfrowy -fałsz 23.Reprezentacja CNF nie może zawierać operatora: -XOR 24.Porty analizy w środowisku UVM/OVM: -są połączone z komponentami analizującymi za pomocą kolejki FIFO 25.Diagramy AIG nie są reprezentacją kanoniczną funkcji Boolowskiej -prawda 26.Wyników symulacji wykonanych w języku Verilog nie można analizować w postaci: -plików graficznych wygenerowanych przez program weryfikujący 27.Biblioteki OVL: -zawierają zestaw narzędzi sprawdzających wybrane zachowania testowanego projektu 28.Sprawdzenie równoważności polega na: -porównaniu działania urządzenia z jego wzorcem 29.Symulacja oparta na cyklach jest dokładniejsza od symulacji opartej na zdarzeniach -fałsz 30.Weryfikacja formalna polega na podstawianiu do wejść wektorów testowych i sprawdzaniu stanu wyjść -fałsz 31.W SystemVerilog wymiana danych zachodzi z użyciem: -obiektu klasy mailbox 32.Sprawdzenie równoważności wymaga reprezentacji specyfikacji analizowanego układu w takiej samej postaci strukturalnej -prawda 33.SAT polega na: -znalezieniu przypisania zmiennych wejściowych układu dla których jego logiczna funkcja wyjściowa będzie spełniona 34.Kontrprzykład to negacja takiego przypisania danych wejściowych, dla których model działa poprawnie -fałsz 35.Weryfikacja formalna polega na podejściu algorytmicznym lub matematycznym -prawda Pytanka z WSC 2020 by JanVanDzio 1. Poprawność implementacji układów sekwencyjnych można sprawdzać pod kątem równoważności: Prawda 2. Diagramy AIG nie są reprezentacją kanoniczną funkcji boolowskiej: Prawda 3. Weryfikacja formalna opiera się na podejściu algorytmicznym lub matematycznym: Prawda 4. Rozmiar i struktura binarnych diagramów decyzyjnych jest niezależna od wyboru kolejności wejść układu: Fałsz 5. Symulacja oparta na cyklach jest dokładniejsza od symulacji opartej na zdarzeniach: Fałsz 6. W metodzie sprawdzania modelu buduje się model specyfikacji analizowanego układu: Fałsz 7. Weryfikacja formalna polega na ustawienia do wejść układu logicznego wektorów testowych i sprawdzaniu stanu wyjść: Fałsz 8. Logika temporalna pozwala na opis funkcji Boolowskich z zależnościami czasowymi: Prawda 9. Jaka cecha systemu cyfrowego pozwala na uzyskanie informacji o działaniu systemu na podstawie danych wyjściowych: Obserwowalność 10. Diagramy AIG pozwalają na reprezentację tylko niektórych układów kombinacyjnych: Fałsz 11. Człony postaci normalnej iloczynowej (CNF) połączone są operatorem: AND 12. Algorytm analizy wstecznej ścieżki DPLL jest wykorzystywany w analizie modelu: Fałsz 13. W metodzie sprawdzania modelu, kontrprzykład jest to negacja takiego samego przypisania danych wejściowych, dla których model działa poprawnie: Fałsz 14. Metoda SAT pozwala na znalezienie wartości wektora wejściowego, dla którego implementacja urządzenia działa tak samo jak jego specyfikacja: Fałsz 15. Sprawdzanie równoważności wymaga reprezentacji specyfikacji analizowanego układu w takiej samej postaci strukturalnej: Prawda 16. Asercja jest to fragment kodu wyrażony w języku opisu sprzętu HDL, który informuje do jakiej technologii powinien być mapowany dany układ cyfrowy: Fałsz 17. Koncepcja wielokrotnego użycia w metodologii OVM nie polega na: a. Wykorzystaniu tego samego interfejsu do komunikacji między różnymi komponentami 18. Komponentem domeny analizującej w OVM jest: a. Monitor. 19. Największą szybkość symulacji można uzyskać przy wykorzystaniu: a. Emulacji sprzętowych 20. Wyników symulacji przeprowadzonej w języku Verilog nie można analizować: a. W plikach graficznych utworzonych przez program weryfikujący. 21. W module weryfikującym w języku Verilog: a. Blok initial jest wykonywany tylko raz w trakcie trwania symulacji 22. Reprezentacja funkcji Boolowskiej w postaci diagramu AIG może zawierać operatory: a. AND i NOT 23. Sprawdzanie równoważności w układach sekwencyjnych nie może być wykonane w oparciu o: a. Porównanie stanu wejść i wyjść, bez analizy interakcji między stanami maszyny 24. Biblioteki OVL (Open Verification Library): a. Zawierają zestaw narzędzi sprawdzających wybrane zachowania testowanego projektu 25. Emulacje sprzętowe pozwalają na kilkuset krotne przyspieszenie sprawdzania układu w porównaniu do symulatorów programowych: a. Prawda 26. W trakcie symulacji w języku Verilog obserwację stanu sygnałów/zmiennych można wykonać: a. W konsoli tekstowej po wywołaniu funkcji $monitor 27. W module weryfikacyjnym w języku Verilog: a. Blok initial jest wykonywany w tylko raz trwania symulacji 28. W weryfikacji opartej na sprawdzeniu modelu: a. Poszukuje się części wspólnej wyrażeń atomowych modelu i zanegowanej specyfikacji automatu 29. Metodą symulacji symbolicznych nie jest możliwa analiza układów sekwencyjnych: a. Fałsz 30. Wymiana danych między komponentami weryfikacyjnymi: a. Realizowana jest za pośrednictwem obiektu klasy transaction. 31. Język programowania SystemVerilog: a. Jest zorientowany obiektowo. 32. Metodologia oparta na sprawdzaniu równoważności: a. Jest techniką polegającą na porównaniu działania urządzenia z jego wzorcem 33. W metodzie SAT wykorzystuje się: a. Reprezentację funkcji logicznej w postaci CNF 34. Język VHDL nie pozwala na opis sprzętu: a. Na poziomie tranzystorów 35. Asercje są to: a. NIE – elementy środ. Test. Pozwalające na sprawdzenie krytycznych funkcji b. Prawdopodobnie – fragmenty implementacji w kodzie HDL stanowiące wykonywalną specyfikację systemu. 36. W języku programowania SystemVerilog wymiana danych realizowana jest za pośrednictwem: a. Obiektu klasy mailbox 37. Reprezentacja funkcji boolowskiej w postaci normalnej iloczynowej (CNF) nie może zawierać operatora: a. Alternatywy wykluczającej XOR 38. Komponentem testującym nie zaimplementowanym w bibliotekach OVM jest: a. Debuger 39. Logika wyższego rzędu (HOL) pozwala na opis funkcji logicznych w domenie czasu: a. Prawda 40. SAT jest to metodologia: a. Znalezienia dowolnego przypisania zmiennych wejściowych układu, dla którego jego logiczna funkcja wyjściowa będzie prawdziwa (spełniona) 41. Weryfikacja formalna układu cyfrowego może polegać na: a. Porównaniu zaimplementowanego urządzenia z modelem matematycznym 42. Cechą logiki temporalnej w stosunku do logiki Boolowskiej jest możliwość tworzenia opisu: a. Układów logicznych w dziedzinie czasu 43. Porty analizy w środowisku UVM/OVM: a. Są połączone z komponentami analizy za pośrednictwem kolejki FIFO 44. Redukcja binarnego diagramu decyzyjnego (BDD): a. Umożliwia doprowadzenie BDD do postaci kanonicznej 45. Jeśli podczas sprawdzania układu sekwencyjnego metodą sprawdzania modelu, wyjście automatu wynikowego zawiera kilka elementów, to można stwierdzić, że automat działa zgodnie ze specyfikacją: a. Fałsz 46. Binarny diagram decyzyjny przed redukcją zawsze reprezentuje postać kanoniczną funkcji Boolowskiej: a. Fałsz 47. Uzyskanie 100% pokrycia funkcjonalnego w układach sekwencyjnych będzie zawsze uzyskane w wyniku dołączania do wejść wszystkich kolejnych kombinacji słowa wejściowego: a. Fałsz 48. Symulacje symboliczne polegają na transformacji funkcji logicznych w postaci formuły CNF i ich analizie na podstawie transformacji odwrotnej: a. Fałsz 49. Metoda poszukiwania dowodów twierdzeń jest wydajną i szybką metodą sprawdzania poprawności implementacji układów cyfrowych: a. Fałsz 50. Emulacja sprzętowa ułatwia debugowanie analizowanego układu: a. Fałsz Pytanka z kolokwium rok później: 1. W symulacji opartej na cyklach a. Każda zmiana stanu sygnałów wejściowych jest traktowana jako kolejny cykl b. Stany logiczne określane są tylko 1 raz w trakcie cyklu zegarowego c. stany logiczne określane są wielokrotnie, aż do osiągnięcia stanu ustalonego d. można analizować stany nieustalone wynikające z różnych czasów propagacji i wyścigów w układach kombinacyjnych 2. Koncepcja wielokrotnego użycia w metodologii OVM nie polega na a. wykorzystaniu utworzonego środowiska do wywołania różnych testów b. utworzeniu kilku obiektów weryfikacyjnych tej samej klasy w środowisku weryfikacyjnym c. wykorzystaniu tych samych komponentów z różną konfiguracją d. wykorzystaniu tego samego interfejsu do komunikacji między różnymi komponentami 3. W weryfikacji opartej na sprawdzaniu modelu b. poszukuje się części wspólnej wyrażeń atomowych modelu i zanegowanej specyfikacji automatu 4. Cechą logiki temporalnej w stosunku do logiki Boolowskiej jest możliwość tworzenia opisu c. układów logicznych w dziedzinie czasu 5. SAT jest to metodologia d. znalezieniu dowolnego przypisania zmiennych wejściowych układu, dla którego jego logiczna funkcja wyjściowa będzie prawdziwa (spełniona) 6. w symulacji opartej na zdarzeniach d. stany logiczne określane są wielokrotnie, aż do osiągnięcia stanu ustalonego 7. Prawdą jest, że logika HOL b. zakłada opis układu w postaci czarnej skrzynki 8. W module weryfikującym w języku Verilog b. blok initial jest wykonywany tylko raz trwania symulacji 9. największa szybkość symulacji można uzyskać przy wykorzystaniu a. emulacji sprzętowych 10. Zakończenie pracy symulatora w języku Verilog można wykonać poleceniem d. $finish 11. Komponentem domeny analizującej OVM jest c. monitor 12. Operacja mieszania struktury AIG to No clue ale na pewno nie: c. zastąpienie fragmentudiagramu AIG fragmentem innego diagramu 13. Biblioteki OVL (Open Verification Library) d. zawierają zestaw narzędzi sprawdzających wybrane zachowania testowanego projektu 14. Obserwację sygnału z gwarancją wyświetlenia danych dokładnie w momencie wywoływania funkcji można wykonać przy użyciu polecenia Prawdopodobnie $strobe(…), ale na pewno nie $realtime(…) 15. Metodologia oparta na sprawdzaniu równoważności a. jest techniką polegającą na porównaniu działania urządzenia z jego modelem matematycznym NIE b. nie może być stosowana do układów kombinacyjnych c. jest techniką polegającą na porównaniu działania urządzenia z jego wzorcem d. nie może być stosowana do układów sekwencyjnych 16. Weryfikacja formalna układu cyfrowego może polegać na a. debugowaniu kodu opisującego implementację sprzętu (HDL) b. sprawdzaniu odpowiedzi układu na testowe pobudzenie c. analizie obwodu zsyntezowanego z opisu w języku HDL w oparciu o prawa teorii obwodów i algebry Boola d. porównaniu zaimplementowanego urządzenia z modelem matematycznym 17. Metodologia UVM w porównaniu do OVM a. są to identyczne metodologie, różnią się tylko nazwą b. metodologia UVM wywodzi się z OVM - są one podobne, a różnią się m.in. nazewnictwem klas i argumentami metod c. są to całkiem inne metodologie tworzenia środowisk weryfikacyjnych d. metodologia UVM wywodzi się z UVM - są one podobne, a różnią się m.in. nazewnictwem klas i argumentami metod 18. W języku programowania SystemVerilog wymiana danych realizowana jest za pośrednictwem a. obiektu klasy interfejs b. obiektu klasy driver C. obiektu klasy transakcja d. obiektu klasy mailbox 19. Język programowania SystemVerilog a. jest językiem programowania zorientowanym obiektowo b. jest językiem programowania niskiego poziomu c. pozwala tylko na tworzenie implementacji sprzętu d. pozwala tylko na tworzenie środowiska testującego 20. Kontrprzykład generowany przez narzędzie do weryfikacji w metodzie sprawdzania modelu to a. taki stan sygnałów wyjściowych, który mówi o poprawnej pracy układu b. taki stan sygnałów wyjściowych, który mówi o niepoprawnej pracy układu c. takie przypisanie zmiennych wejściowych dla którego układ funkcjonuje wadliwie d. takie przypisanie zmiennych wejściowych dla którego układ funkcjonuje poprawnie 21. W metodzie SAT wykorzystuje się a. reprezentację funkcji logicznej w postaci CNF b. transformację Kripke'go NIE c. reprezentację funkcji logicznej w postaci normalnej sumacyjnej d. reprezentację funkcji logicznej w postaci normalnej różnicowej 22. Przykładem logiki temporalnej jest NIE a. BTL(Boolean Temporal Logic) b. ETL (Extended Temporal Logic) c. LTL (Linear Temporal Logic) d. STL (Standard Temporal Logic) 23. Wymiana danych między komponentami weryfikacyjnymi w metodologii OVM a. realizowana jest za pośrednictwem obiektu klasy mailbox b. realizowana jest za pośrednictwem interfejsu c. realizowana jest za pośrednictwem obiektu klasy transaction d. realizowana jest za pośrednictwem wirtualnego interfejsu 24. Porty analizy w środowisku UVM/OVM d. są połączone z komponentami analizy za pośrednictwem kolejki FIFO