Architecture des Systèmes : Les mémoires (Cours 2024-2025) PDF

Architecture des systèmes Les mémoires Lamine Cheniki Sommaire ◼ Les différents types de supports physiques ◼ Parité des mémoires ◼ Structure physique de la mémoire ◼ Types de mémoires ◼ Accès et timing ◼ Exercices Les différents types de supports physiques (1/5) ◼ D...

Architecture des systèmes Les mémoires Lamine Cheniki Sommaire ◼ Les différents types de supports physiques ◼ Parité des mémoires ◼ Structure physique de la mémoire ◼ Types de mémoires ◼ Accès et timing ◼ Exercices Les différents types de supports physiques (1/5) ◼ DIP Dual In-Line Package ◼ SIPP Single In-Line Pinned Package ◼ SIMM Single In-line Memory Module ◼ DIMM Dual In-line Memory Module ◼ RDRAM Rambus Dynamic RAM  Puces DIP ◼ Puces mémoires DIP (Dual In-Line Package : à doubles rangées de broches). ◼ Raccordées par des connecteurs ou soudées directement à une carte.  Barrettes SIPP ◼ Barrettes mémoires SIPP (Single In-Line Pinned Package) ◼ Pattes très fines : risque de distorsion au moment du montage  Barrettes SIMM (1/4) ◼ Barrettes mémoires SIMM ( Single In-line Memory Module = module mémoire à simple rangée de broches de connexion ). ◼ Utilise un connecteur plat pour se connecter à la carte mère Barrettes SIMM (2/4) ◼ Format d'une barrette SIMM 8 bit ◼ Nombre de broche : 30 ◼ Largeur du bus de données : 8 bits ◼ L'échancrure à gauche évite qu'elle soit montée à l'envers. Barrettes SIMM (3/4) ◼ Format d'une barrette SIMM 32 bit ◼ Nombre de broche : 72 ◼ Largeur du bus de données : 32 bits ◼ Les échancrures à gauche et au milieu évitent qu'elle soit montée à l'envers. Barrettes SIMM (4/4) ◼ Montage d'une barrette SIMM 32 bit Barrettes DIMM (1/6) ◼ Barrettes mémoires DIMM ( Dual In-line Memory Module = module mémoire à double rangée de broches de connexion ). Barrettes DIMM (2/6) ◼ Format d'une barrette 168 DIMM 64 bit ◼ Nombre de broche : 168 ◼ Largeur du bus de données : 64 bits ◼ Les deux échancrures au milieu évitent qu'elle soit montée à l'envers. ◼ Ces barrettes existent en 3,3 v et en 5 v : La positions des échancrures varie en fonction de la tension de la barrette. Barrettes DIMM (3/6) ◼ Montage d'une barrette DIMM 64 bit Barrettes DIMM (4/6) ◼ Format d'une barrette 184 DIMM 64 bit ◼ Nombre de broche : 168 ◼ Largeur du bus de données : 64 bits ◼ Une seule échancrure. ◼ Tension unique : 2,5 v. Barrettes DIMM (5/6) ◼ Format d'une barrette 208 DIMM 64 bit Barrettes DIMM (6/6) ◼ Utilisation du Format DIMM :  168 broches : mémoires SDRAM  184 broches : mémoires DDR SDRAM et QDR SDRAM  208 broches : mémoires QBM Parité des mémoires (1/2) ◼ Utilisation d’un bit supplémentaire pour stocker la parité d’un octet. Bits de Nombre de 1 Bit de parité données 0000 0000 Pair 0 0010 0000 Impair 1 0010 1100 Impair 1 0101 0000 Pair 0  Parité des mémoires (2/2) ◼ Écriture de« 0001 0011 » => Parité = 1 ◼ Lecture de « 0001 0010 » => Parité = 0. ◼ Si Erreur de transmission sur un signal:  Écriture de « 0001 0011 » => Parité = 1  Lecture de « 0001 0000 » => Parité = 1.  Le système ne voit pas d’erreur.  L’application la voit beaucoup plus tard. Structure physique de la mémoire (1/12) ◼ Représentation des signaux logiques ◼ k lignes d'adresse => taille du bloc mémoire ◼ Premier mot se trouve à l'adresse 0 ◼ Dernier à mot l'adresse 2k - 1. important ◼ Commande (R/W*) : opération de lecture ou d’écriture ◼ Deux canaux de n lignes en entrée et en sortie ◼ Signal de sélection du boîtier (CS*)  Structure physique de la mémoire (2/12) ◼ Représentation des signaux logiques CS* R/W* Bus de Données  Structure physique de la mémoire (3/12) ◼ Organisation des cellules Structure physique de la mémoire (4/12) ◼ Caractéristiques d'une mémoire  la capacité : le nombre total de bits  le format : longueur des mots ◼ Ex :  nombre de bits d’adresse : k  Nombre de bits par mot : n => Capacité = 2K mots = 2K * n bits.  Structure physique de la mémoire (5/12) ◼ Caractéristiques d'une mémoire  la capacité : le nombre total de bits (Cm)  le format : longueur des mots (N) ◼ Caractéristiques d'un processeur :  Espace adressable : Nombre d’adresses différentes que peut atteindre un processeur (EA = 2 Largeur du bus)  Taille de la mémoire qu’il peut gérer (Cp = EA * N) Structure physique de la mémoire (6/12) ◼ La capacité s’exprime en multiple de 1024 ou kilo Structure physique de la mémoire (7/12) ◼ Les techniques d’intégration ne permettent pas d’avoir des boîtiers ayant des capacités ou des formats suffisants pour toutes les applications. ◼ Donc, on associe plusieurs boîtier pour augmenter :  la largeur des mots ou  le nombre de mots Structure physique de la mémoire (8/12) ◼ Augmentation de la longueur des mots  Structure physique de la mémoire (9/12) ◼ Augmentation du nombre de mots Adresse : k bits de poids faibles Adresse : 2 bits de poids forts  Structure physique de la mémoire (10/12) ◼ Réduction du nombre de broches d’adresse par deux ◼ Envoie de l'adresse de ligne puis l'adresse de colonne ◼ Deux signaux : RAS* : Row Address Strobe CAS* : Column Address Strobe pour identifier et charger ces deux adresses dans deux registres internes ◼ Concaténer ces registres en interne et accéder à une zone mémoire. Structure physique de la mémoire (11/12) RAS* CAS* Structure physique de la mémoire (12/12) Types de mémoires (1/9) ◼ Mémoires vives  SRAM- SSRAM  DRAM - SDRAM ◼ Mémoires mortes  ROM  PROM Types de mémoires (2/9) ◼ Mémoires vives  SRAM : ◼ Utilisée pour la mémoire cache. ◼ Pas de rafraîchissement. ◼ Prix plus élevé  DRAM : ◼ Utilisée pour la mémoire vive. ◼ Nécessite un rafraîchissement périodique. ◼ Capacité importante Types de mémoires (3/9) ◼ SRAM :  Point mémoire réalisé grâce à une bascule D.  La bascules garantie la mémorisation de l’information aussi longtemps que l'alimentation électrique est maintenue sur la mémoire. – Chaque bascule contient 6 transistors Types de mémoires (4/9)  Types de mémoires (5/9) ◼ Mémoire Statique Asynchrone  Principe de la cellule mémoire Temp D : Donnée (entrée) - Q : Donnée (sortie)  LD : Load Data (signal d’autorisation de sauvegarde D -> Temp)  Enable : Validation de la sortie (Temp -> Q)  Types de mémoires (6/9) ◼ Mémoire Statique Asynchrone: Structure interne de principe d’une SRAM 2x2 bits R/W* CS* OE*  Types de mémoires (6/9) ◼ Mémoire Statique Asynchrone: Structure interne de principe d’une SRAM 4x2 bits Décodeur R/W* CS* OE* Types de mémoires (7/9) ◼ DRAM :  Point mémoire constitué d’ un condensateur et un transistor à effet de champ (généralement réalisé en technique MOS).  Ce transistor joue le rôle d'un interrupteur commandé  L'information est mémorisée sous la forme d'une charge électrique stockée dans le condensateur  Densitéplus importante que la SRAM  Courent de fuite => déchargement du condensateur => perte d’information => rafraîchissement pour mémorisation Types de mémoires (8/9) Types de mémoires (9/9) ◼ Conséquences du rafraîchissement :  Il complique la gestion des mémoires Prioritaire sur une lecture/écriture  Il augmente le temps d'accès aux informations  Le temps d'attente des données est variable selon que la lecture est interrompue ou non par des opérations de rafraîchissement Accès et timing (1/7) ◼ Mémoire Statique  Asynchrone ◼ SRAM  Synchrone ◼ SSRAM ◼ Mémoire dynamique  Asynchrone ◼ DRAM  Synchrone ◼ SDRAM Accès et timing (2/7) 0 1 2 3 4 5 6 Clock tSS ADDR Addr valide tSS CS* OE* R/W* WE* tHZOE tDOE Qa Cycle de Lecture Simple à l'adresse "A" d'une SSRAM Accès et timing (3/7) 0 1 2 3 4 5 6 Clock tSS ADDR Addr valide tSS CS* OE* WE* R/W* tDOE tHZOE DATA Qa Cycle de Ecriture Simple à l'adresse "A" d'une SSRAM Accès et timing (4/7) 0 1 2 3 4 5 6 7 8 9 Clock tSS CS* tSS tSH RAS* tSH CAS* WE* R/W* tSS ADDR Ra Ca tSH BA(0:1) BS BS BS tSS tSH tSAC tOH DQ Qa tSS DQM* tSH Ligne Colonne Donnée Precharge Active Active Valide Bank A Cycle de Lecture Simple à l'adresse "A" d'une SDRAM Accès et timing (5/7) 0 1 2 3 4 5 6 7 8 9 10 11 12 Clock tSS CS* tSS tSH RAS* tSH CAS* R/W* WE* tSS ADDR Ra Ca tSH BA(0:1) BS BS BS tSS tSH tSAC tOH DQ Qa0 Qa1 Qa2 Qa3 DQM* Ligne Colonne Données Precharge 0 1 2 3 Bank A Active Active Valides Cycle de Lecture Burst à l'adresse "A" d'une SDRAM Accès et timing (6/7) 0 1 2 3 4 5 6 Clock tSS CS* tSS tSH RAS* tSH CAS* R/W* WE* tSS ADDR Ra Ca tSH BA(0:1) BS BS BS tSS tSH tOH DQ Da tSAC DQM* tSS tSH Ligne Colonne Precharge Active Active Bank A + Donnée Valide Cycle d'Ecriture Simple à l'adresse "A" d'une SDRAM Accès et timing (7/7) 0 1 2 3 4 5 6 7 8 9 Clock tSS CS* tSS tSH RAS* tSH CAS* WE* R/W* tSS ADDR Ra Ca tSH BA(0:1) BS BS BS tSS tSH tSS tOH DQ Da0 Da1 Da2 Da3 DQM* Ligne Colonne Precharge Active Active Bank A Données 0 1 2 3 Valides Cycle d'Ecriture Burst à l'adresse "A" d'une SDRAM Exercices (1/5) - Vous disposez du processeur et de la mémoire suivante : 16 bits Bus de Données (15:0) - Quelle est la taille en Octets de cette mémoire ? Détailler le calcul. - Combien de boîtiers mémoires peut-on connecter à ce processeur ? - Quels sont les valeurs des différents CSx* des mémoires ? - Réaliser le câblage de ce processeur avec les mémoires nécessaires Exercices (2/5) - Vous disposez du processeur et de la mémoire suivante : - Quelle est la taille en Octets de cette mémoire ? Détailler le calcul. - Combien de boîtiers mémoires peut-on connecter à ce processeur ? - Quels sont les valeurs des différents CSx* des mémoires ? - Réaliser le câblage de ce processeur avec les mémoires nécessaires Exercices (3/5) - Vous disposez du processeur et de la mémoire suivante : 18 bits Bus d’Adresses (17:0) 8 bits Bus de Données (7:0) - Quelle est la taille en Octets de cette mémoire ? Détailler le calcul. - Combien de boîtiers mémoires peut-on connecter à ce processeur ? - Quels sont les valeurs des différents CSx* des mémoires ? - Réaliser le câblage de ce processeur avec les mémoires nécessaires Exercices (4/5) - Vous disposez du processeur et de la mémoire suivante : 19 bits Bus d’Adresses (18:0) 8 bits Bus de Données (7:0) - Quelle est la taille en Octets de cette mémoire ? Détailler le calcul. - Combien de boîtiers mémoires peut-on connecter à ce processeur ? - Quels sont les valeurs des différents CSx* des mémoires ? - Réaliser le câblage de ce processeur avec les mémoires nécessaires Exercices (5/5) - Vous disposez du processeur et de la mémoire suivante : 18 bits Bus d’Adresse (17:0) 16 bits Bus de Données (15:0) - Quelle est la taille en Octets de cette mémoire ? Détailler le calcul. - Combien de boîtiers mémoires peut-on connecter à ce processeur ? - Quels sont les valeurs des différents CSx* des mémoires ? - Réaliser le câblage de ce processeur avec les mémoires nécessaires