Chapitre III: Architecture Mono-cycle ISA MIPS

Chapitre III: Architecture Mono-cycle pour ISA MIPS

• Objectifs: Concevoir un chemin de données monocycle, Définir les signaux de contrôle, Concevoir une unité de contrôle monocycle suivant une logique câblée.

Méthodologie de conception

• Processeur monocycle: Un seul cycle d'horloge par instruction (CPI=1), incluant les étapes de recherche, décodage et exécution. Temps d'exécution long comparé aux processeurs multi-cycle et pipeline.

• Création d'un chemin de données pour instructions MIPS:

  • Le chemin inclut la mémoire programme.
  • Chaque instruction est traitée en fonction des registres.
  • Le chemin permet les transferts d'informations entre registres.
  • Utilisation de composants nécessaires (UAL, MUX, Banc de Registres, Mémoire des données).
  • Assemblage des différents composants pour les besoins.
  • Détermination des points de contrôle pour les transferts de données.
  • Assemblage de la logique de contrôle (séquenceur).

• Instructions MIPS supportées:

  • Chargement et rangement (LW, SW)
  • Arithmétiques et logiques (ADD, addu, sub, subu, and, or, xor, nor, slt, sltu)
  • Arithmétiques et logiques immédiats (ADDi, andi, ori, xori, nori, slti, sltiu)
  • Branchement (beq, bne, j)

Phase de recherche d'instruction (FETCH)

• Etape 1: Lecture du format d'instruction dans la mémoire programme (ROM) à l'adresse courante PC (Counter Program).
• Etape 2: Mise à jour de la valeur d'adresse de l'instruction suivante (PC←PC+4) à l'aide d'un registre et d'un additionneur.

Phase de décodage d'instruction (DECOD)

• Objectif: Envoyer le code opératoire à l'unité de contrôle pour lire les numéros de registres source et destination (rs, rt, rd) pour les instructions de format R et I.

Phase d'exécution d'instruction (EXECUTE)

• Instructions de type R: R[rd]← R[rs]+R[rt] (exemple ADD). Utilisation du banc de registres et de l'UAL.
• Instructions de type I: Exemple ORI, R[rt]← R[rs] OR ZeroExt[imm16]. Utilisation du banc de registres, de l'UAL, registre d'extension, et de multiplexeurs pour l'opération sur des données immédiates.

Phase d'écriture dans mémoire pour la phase d'exécution des données (LW) et (SW)

• Instruction LW: R[rt]←Mem[R[rs]+SignExt[imm16]]
• Instruction SW: Mem[R[rs]+SignExt[imm16]]← R[rt]

Phase de branchement (beq)

• Instruction beq: if (R[rs]== R[rt]) then PC← PC+4+(SignExt(imm16) x 4) else PC← PC+4

Assemblage du chemin de données monocycle

• Le chemin de données est contrôlé par des signaux générés par l'unité de contrôle.

Conception de l'unité de contrôle monocycle

• Unité Principale: Gère les signaux des blocs de chemins de données, à l'exception de l'UAL.

• ALU Contrôle: Génére les signaux de contrôle pour l'UAL selon les opérations à effectuer.

• Des tableaux de vérité définissent les signaux de contrôle (RegDst, RegWr, ALUsrc, etc.) en fonction des bits d'instructions. L'unité de contrôle réalise le séquencement des opérations pour chaque instruction.