Estructuras de Interconexión PDF

▪ Todas las unidades han de estar interconectadas. ▪ Existen distintos tipos de ESTRUCTURAS DE interconexiones para los distintos tipos INTERCONEXIÓN de unidades: ▪ Memoria ▪ Módulo de E/S ▪ Procesador...

▪ Todas las unidades han de estar interconectadas. ▪ Existen distintos tipos de ESTRUCTURAS DE interconexiones para los distintos tipos INTERCONEXIÓN de unidades: ▪ Memoria ▪ Módulo de E/S ▪ Procesador 2024  Recibe y envía datos. INTERCONEXIÓN Recibe direcciones DE LA MEMORIA (sobre la situación). Recibe Leer señales de Escribir Temporizar control: 2024  INTERCONEXIÓN DEL MÓDULO E/S (1) ▪ Desde un punto de vista interno (al computador), la E/S es funcionalmente similar a la memoria. ▪ Salida ▪ Recibe datos del computador ▪ Envía datos al periférico ▪ Entrada ▪ Recibe datos del periférico ▪ Envía datos al computador 2024  Recibe señales de control del computador. Envía las señales de control a los periféricos. INTERCONEXIÓN Ejemplo: disco DEL MÓDULO E/S (2) Recibe direcciones del computador. Ejemplo: el número del puerto para identificar el periférico Envía señales de interrupción (de control). 2024  Lee instruciones y datos. Escribe datos (una vez que los ha procesado). INTERCONEXIÓN DEL PROCESADOR Envía señales de control a otras unidades. Recibe (y utiliza) señales de interrupción. 2024  Existe una serie de sistemas de interconexión. Las estructuras sencillas y múltiples son las más comunes. BUSES Ejemplo: control/dirección/bus de datos (PC) Ejemplo: unibus (DEC-PDP) 2024  ▪ Es un camino de comunicación entre dos o más dispositivos. ¿QUÉ ES UN ▪ Normalmente, medio de transmisión. ▪ Suele constituirse en grupos: ▪ Un bus está constituido por varios caminos BUS? de comunicación, o líneas. ▪ Ejemplo: un dato de 8 bits puede transmitirse mediante ocho líneas del bus ▪ Puede que las líneas no sean visibles. 2024  Transmite datos. Recuerde que a este nivel no existe diferencia alguna entre “datos” y BUS DE DATOS “instrucciones”. El ancho del bus es un factor clave a la hora de determinar las prestaciones. 8, 16, 32, 64 bits. 2024  Designa la fuente o destino del dato. Ejemplo: cuando el procesador desea leer una palabra (datos) de una BUS DE DIRECCIÓN determinada parte en la memoria. La anchura del bus determina la máxima capacidad de memoria posible en el sistema. Ejemplo: 8080 tiene un bus de dirección de 16 bits, lo que supone 64k de espacio para direcciones 2024  ▪ Información sobre señales de control y sobre temporización: ▪ Señal de escritura/lectura en memoria. BUS DE CONTROL ▪ Petición de interrupción. ▪ Señales de reloj. 2024 ESQUEMA DE INTERCONEXIÓN MEDIANTE UN BUS Memoria Memoria E/S E/S CPU Líneas de control Bus Líneas de dirección Líneas de datos 2024 ▪ ¿Cómo son los buses? ▪ Es un conjunto de conductores eléctricos paralelos. ▪ Líneas de metal ¿ROJOS Y CON ▪ Estos conectores se graban en la placa madre. RUEDAS? ▪ Ejemplo: PCI ▪ Varias tarjetas. 2024  ▪ Si se conecta un gran número de dispositivos al bus se producen: PROBLEMAS ▪ Retardos de propagación ▪ Si el control del bus pasa de un dispositivo a otro, ENCONTRADOS ▪ puede afectar sensiblemente a las prestaciones. EN EL BUS ▪ La mayoría de los sistemas utilizan varios buses para solucionar estos problemas. 2024 ARQUITECTURA DE BUS TRADICIONAL Bus local Procesador Cache Controlador local de E/S Memoria principal Bus del sistema Red Interfaz con el Serie bus de SCSI Modem expansión Bus de expansión ARQUITECTURA DE ALTAS PRESTACIONES Memoria principal Bus local Cache/adaptador Procesador Bus del sistema SCSI FireWire Gráficos Vídeo LAN Bus de alta velocidad FAX Interfaz con el Serie bus de Modem expansión Bus de expansión  ▪ Dedicados ▪ Uso de líneas separadas para direcciones y para datos. ▪ Multiplexados TIPOS DE ▪ Uso de las mismas líneas. ▪ Línea de control de dirección válida o de BUSES datos válida. ▪ Ventaja: uso de menos líneas. ▪ Desventajas: ▪ Se necesita una circuitería más compleja. ▪ Posible reducción de las prestaciones. 2024  El control del bus puede necesitar más de un módulo. Ejemplo: La CPU y el controlador DMA ARBITRAJE DEL BUS Sólo una unidad puede transmitir a través del bus, en un instantes dado. Los métodos de arbitraje se pueden clasificar como centralizados o distribuidos. 2024  Un único dispositivo hardware es responsable de asignar tiempos en el bus: ARBITRAJE Controlador del bus CENTRALIZADO Árbitro Puede estar en un módulo separado o ser parte del procesador. 2024  Cada módulo puede controlar el acceso al bus. ARBITRAJE DISTRIBUIDO Cada módulo dispone de lógica para controlar el acceso. 2024  ▪ Forma de coordinar los eventos en el bus. ▪ Temporización síncrona ▪ La presencia de un evento está determinada por un reloj. ▪ El bus incluye una línea de reloj. TEMPORIZACIÓN ▪ Un único intervalo a uno seguido de otro a cero se conoce como ciclo de bus. ▪ Todos los dispositivos del bus pueden leer la línea de reloj. ▪ Suele sincronizar en el flanco de subida. ▪ La mayoría de los eventos se prolongan durante un único ciclo de reloj.  TEMPORIZACIÓN SÍNCRONA Reloj Inicio Lectura Líneas de dirección Líneas de datos Reconocimiento  Interconexión de componente periférico. Intel cedió sus patentes al dominio público. BUS PCI 32 o 64 bits. 50 líneas. 2024  ▪ Líneas del sistema ▪ Incluyen reloj y registro. LÍNEAS DE ▪ Terminales de direcciones y datos ▪ 32 líneas multiplexadas para direcciones y datos. SEÑAL PCI ▪ Líneas de interrupciones y líneas válidas. ▪ Terminales de control de la interfaz OBLIGATORIAS ▪ Terminales de arbitraje ▪ Líneas no compartidas. ▪ Conexión directa al árbitro del bus PCI. ▪ Terminales para señales de error 2024  ▪ Líneas de interrupción ▪ línea no compartida. LÍNEAS DE ▪ Soporte de cache ▪ Extensión a bus de 64 bits SEÑAL PCI ▪ 32 líneas adicionales. ▪ Líneas multiplexadas. ▪ 2 líneas para que los módulos puedan usar OPCIONALES una transferencia de 64 bits. ▪ Líneas de test (JTAG/Boundary Scan) ▪ Para la definición de procedimientos de test. 2024  Transacción entre un iniciador (maestro) y un objetivo. El maestro adquiere el control del bus. Determina el tipo de transacción. ÓRDENES DEL PCI Ejemplo: lectura y escritura en E/S Fase de direccionamiento. Una o más fases de datos. 2024 OPERACIÓN DE LECTURA PCI Dirección Dato 1 Dato 2 Dato 3 Byte activo Byte activo Byte activo Fasedededirección Fase dirección Fase de dato Fase de dato Fase de dato Estado de espera Estado de espera Estado de espera Transacción del bus ARBITRAJE DEL BUS PCI ENTRE DOS MAESTROS Dirección Dato Dirección Dato Acceso A Acceso B  ▪ Stallings, Capítulo 3. ▪ www.pcguide.com/ref/mbsys/buses/ LECTURAS ▪ De hecho, visite y lea la página web RECOMENDADAS entera ▪ www.pcguide.com/ 2024